Implementace HDL modulu pro předzpracování dat z vícekanálového ADC

Simple item page
but.committeeIng. Petr Petyovský, Ph.D. (člen) Ing. František Burian, Ph.D. (člen) doc. Ing. Petr Beneš, Ph.D. (předseda) Ing. Libor Veselý, Ph.D. (místopředseda) Ing. Radek Štohl, Ph.D. (člen)cs
but.defenceStudent obhajoval práci na téma "Implementace HDL modulu pro předzpracování dat z vícekanálového ADC". Student obhájil diplomovou práci s výhradami. V rámci obhajoby dokázal přesvědčit komisi o správnosti svých postupů a navrženého řešení. Po krátké prezentaci s ukázkovou DPS student odpověděl na pět otázek oponenta a v průběhu odborné rozpravy odpověděl na doplňující dotazy: - Má použité FPGA nějaký DSP blok? - Jak byl nastaven fixed point pro filtraci? - Proč jste volil 11. řád filtru a proč jste vůbec implementoval CIC filtr přes jeho nevýhodné vlastnosti?cs
but.jazykčeština (Czech)
but.programKybernetika, automatizace a měřenícs
but.resultpráce byla úspěšně obhájenacs
dc.contributor.advisorPetyovský, Petrcs
dc.contributor.authorMatoušek, Petrcs
dc.contributor.refereeMacho, Tomášcs
dc.date.created2024cs
dc.description.abstractDiplomová práce se zabývá návrhem a implementací digitálních filtrů v hradlovém poli typu FPGA. Výsledkem práce je univerzální komponenta v jazyce VHDL, která je znovuvyužitelná v projektech, kde je nutné předzpracovávat data. Navržené zařízení komunikuje s A/D převodníkem, ze kterého filtruje vstupní data pomocí FIR a CIC filtrů v FPGA. Pro okolní svět se chová jako zařízení typu Slave a s nadřazeným zařízením komunikuje pomocí sběrnice SPI. V práci je uveden teoretický popis A/D převodníků, FPGA, digitálních filtrů a zvoleného hardware pro testování. Z praktické části je popsána implementace řešení ve VHDL a testování navrženého řešení na reálné aplikaci. Výstupem práce je VHDL komponenta, která je použitelná v projektech, kde se předzpracovávají data.cs
dc.description.abstractMaster’s thesis focuses on designing and implementing digital filters inside FPGA to create versatile VHDL components for data pre-processing. The goal was to develop a reusable solution that efficiently filters input data from an ADC using FIR and CIC filters implemented inside FPGA. Externally, the device operates as a slave component, communicating via the SPI bus for integration into complex data processing systems. Theoretical discussions covers ADC converter fundamentals, FPGA architectures, digital filter theory, and hardware selection. Practical implementation describes VHDL design, optimization for performance, and rigorous real-world testing, including simulation, synthesis, and evaluation with real data inputs. This work produces a VHDL component for data pre-processing, suitable for projects that requires efficient data filtering.en
dc.description.markCcs
dc.identifier.citationMATOUŠEK, P. Implementace HDL modulu pro předzpracování dat z vícekanálového ADC [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2024.cs
dc.identifier.other160099cs
dc.identifier.urihttp://hdl.handle.net/11012/246053
dc.language.isocscs
dc.publisherVysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologiícs
dc.rightsStandardní licenční smlouva - přístup k plnému textu bez omezenícs
dc.subjectFPGAcs
dc.subjectVHDLcs
dc.subjectADCcs
dc.subjectSPIcs
dc.subjectFIRcs
dc.subjectCICcs
dc.subjectpředzpracování datcs
dc.subjectdigitální filtrcs
dc.subjectTLA2518cs
dc.subjectMachXO2cs
dc.subjectFPGAen
dc.subjectVHDLen
dc.subjectADCen
dc.subjectSPIen
dc.subjectFIRen
dc.subjectCICen
dc.subjectdata preprocessingen
dc.subjectdigital filteren
dc.subjectTLA2518en
dc.subjectMachXO2en
dc.titleImplementace HDL modulu pro předzpracování dat z vícekanálového ADCcs
dc.title.alternativeImplementation of HDL module for data preprocessing from multichannel ADCen
dc.typeTextcs
dc.type.drivermasterThesisen
dc.type.evskpdiplomová prácecs
dcterms.dateAccepted2024-06-05cs
dcterms.modified2024-06-06-13:57:58cs
eprints.affiliatedInstitution.facultyFakulta elektrotechniky a komunikačních technologiícs
sync.item.dbid160099en
sync.item.dbtypeZPen
sync.item.insts2025.03.26 14:41:54en
sync.item.modts2025.01.15 18:54:55en
thesis.disciplinebez specializacecs
thesis.grantorVysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. Ústav automatizace a měřicí technikycs
thesis.levelInženýrskýcs
thesis.nameIng.cs
Files
Original bundle
Now showing 1 - 3 of 3
Thumbnail Image
Name:
final-thesis.pdf
Size:
8.15 MB
Format:
Adobe Portable Document Format
Description:
file final-thesis.pdf
Download
Thumbnail Image
Name:
appendix-1.zip
Size:
9.22 MB
Format:
Unknown data format
Description:
file appendix-1.zip
Download
Thumbnail Image
Name:
review_160099.html
Size:
12.18 KB
Format:
Hypertext Markup Language
Description:
file review_160099.html
Download
Collections
2024