Implementace HDL modulu pro předzpracování dat z vícekanálového ADC

Abstract

Diplomová práce se zabývá návrhem a implementací digitálních filtrů v hradlovém poli typu FPGA. Výsledkem práce je univerzální komponenta v jazyce VHDL, která je znovuvyužitelná v projektech, kde je nutné předzpracovávat data. Navržené zařízení komunikuje s A/D převodníkem, ze kterého filtruje vstupní data pomocí FIR a CIC filtrů v FPGA. Pro okolní svět se chová jako zařízení typu Slave a s nadřazeným zařízením komunikuje pomocí sběrnice SPI. V práci je uveden teoretický popis A/D převodníků, FPGA, digitálních filtrů a zvoleného hardware pro testování. Z praktické části je popsána implementace řešení ve VHDL a testování navrženého řešení na reálné aplikaci. Výstupem práce je VHDL komponenta, která je použitelná v projektech, kde se předzpracovávají data.Master’s thesis focuses on designing and implementing digital filters inside FPGA to create versatile VHDL components for data pre-processing. The goal was to develop a reusable solution that efficiently filters input data from an ADC using FIR and CIC filters implemented inside FPGA. Externally, the device operates as a slave component, communicating via the SPI bus for integration into complex data processing systems. Theoretical discussions covers ADC converter fundamentals, FPGA architectures, digital filter theory, and hardware selection. Practical implementation describes VHDL design, optimization for performance, and rigorous real-world testing, including simulation, synthesis, and evaluation with real data inputs. This work produces a VHDL component for data pre-processing, suitable for projects that requires efficient data filtering.