Implementace HDL modulu pro předzpracování dat z vícekanálového ADC
Loading...
Date
Authors
Matoušek, Petr
ORCID
Advisor
Referee
Mark
C
Journal Title
Journal ISSN
Volume Title
Publisher
Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií
Abstract
Diplomová práce se zabývá návrhem a implementací digitálních filtrů v hradlovém poli typu FPGA. Výsledkem práce je univerzální komponenta v jazyce VHDL, která je znovuvyužitelná v projektech, kde je nutné předzpracovávat data. Navržené zařízení komunikuje s A/D převodníkem, ze kterého filtruje vstupní data pomocí FIR a CIC filtrů v FPGA. Pro okolní svět se chová jako zařízení typu Slave a s nadřazeným zařízením komunikuje pomocí sběrnice SPI. V práci je uveden teoretický popis A/D převodníků, FPGA, digitálních filtrů a zvoleného hardware pro testování. Z praktické části je popsána implementace řešení ve VHDL a testování navrženého řešení na reálné aplikaci. Výstupem práce je VHDL komponenta, která je použitelná v projektech, kde se předzpracovávají data.
Master’s thesis focuses on designing and implementing digital filters inside FPGA to create versatile VHDL components for data pre-processing. The goal was to develop a reusable solution that efficiently filters input data from an ADC using FIR and CIC filters implemented inside FPGA. Externally, the device operates as a slave component, communicating via the SPI bus for integration into complex data processing systems. Theoretical discussions covers ADC converter fundamentals, FPGA architectures, digital filter theory, and hardware selection. Practical implementation describes VHDL design, optimization for performance, and rigorous real-world testing, including simulation, synthesis, and evaluation with real data inputs. This work produces a VHDL component for data pre-processing, suitable for projects that requires efficient data filtering.
Master’s thesis focuses on designing and implementing digital filters inside FPGA to create versatile VHDL components for data pre-processing. The goal was to develop a reusable solution that efficiently filters input data from an ADC using FIR and CIC filters implemented inside FPGA. Externally, the device operates as a slave component, communicating via the SPI bus for integration into complex data processing systems. Theoretical discussions covers ADC converter fundamentals, FPGA architectures, digital filter theory, and hardware selection. Practical implementation describes VHDL design, optimization for performance, and rigorous real-world testing, including simulation, synthesis, and evaluation with real data inputs. This work produces a VHDL component for data pre-processing, suitable for projects that requires efficient data filtering.
Description
Citation
MATOUŠEK, P. Implementace HDL modulu pro předzpracování dat z vícekanálového ADC [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2024.
Document type
Document version
Date of access to the full text
Language of document
cs
Study field
bez specializace
Comittee
Ing. Petr Petyovský, Ph.D. (člen)
Ing. František Burian, Ph.D. (člen)
doc. Ing. Petr Beneš, Ph.D. (předseda)
Ing. Libor Veselý, Ph.D. (místopředseda)
Ing. Radek Štohl, Ph.D. (člen)
Date of acceptance
2024-06-05
Defence
Student obhajoval práci na téma "Implementace HDL modulu pro předzpracování dat z vícekanálového ADC". Student obhájil diplomovou práci s výhradami. V rámci obhajoby dokázal přesvědčit komisi o správnosti svých postupů a navrženého řešení. Po krátké prezentaci s ukázkovou DPS student odpověděl na pět otázek oponenta a v průběhu odborné rozpravy odpověděl na doplňující dotazy:
- Má použité FPGA nějaký DSP blok?
- Jak byl nastaven fixed point pro filtraci?
- Proč jste volil 11. řád filtru a proč jste vůbec implementoval CIC filtr přes jeho nevýhodné vlastnosti?
Result of defence
práce byla úspěšně obhájena
Document licence
Standardní licenční smlouva - přístup k plnému textu bez omezení