Velkoplošné odvrstvování polovodičových čipů
Loading...
Date
Authors
Mezera, Petr
ORCID
Advisor
Referee
Mark
C
Journal Title
Journal ISSN
Volume Title
Publisher
Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií
Abstract
Tato práce se zabývá návrhem modelového pracovního postupu pro planární odvrstvování velkých ploch. Práce popisuje obecnou konstrukci integrovaných obvodů, a i nejzákladnější možnosti jejich pouzdření. Dále byl vypracován přehled používaných metod k odvrstvování polovodičových čipů, jejich výhody, principy nebo jejich omezení. V práci jsou představeny současné trendy v odvrstvování polovodičových čipů. Podrobněji jsou potom rozebrány metody FIB a BIB. Dále byly navrženy modelové pracovní postupy pro planární odvrstvování vrstev. Metody byly aplikovány na připravené vzorky a výsledky byly diskutovány, srovnávány a byla doporučená opatření pro jejich možné zlepšení.
This work deals with the design of a model workflow for the planar delayering of large areas. The work describes the general design of integrated circuits, as well as the most basic possibilities of their packaging. Then, an overview of the methods used for delayering semiconductor chips, their advantages, principles or limitations was made. Current trends in semiconductor chip delamination are presented. The FIB and BIB methods are then discussed in detail. Furthermore, model workflows for planar layer delayering have been proposed. The methods were applied to prepared samples and the results were discussed, compared and measures for possible improvement were recommended.
This work deals with the design of a model workflow for the planar delayering of large areas. The work describes the general design of integrated circuits, as well as the most basic possibilities of their packaging. Then, an overview of the methods used for delayering semiconductor chips, their advantages, principles or limitations was made. Current trends in semiconductor chip delamination are presented. The FIB and BIB methods are then discussed in detail. Furthermore, model workflows for planar layer delayering have been proposed. The methods were applied to prepared samples and the results were discussed, compared and measures for possible improvement were recommended.
Description
Citation
MEZERA, P. Velkoplošné odvrstvování polovodičových čipů [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2024.
Document type
Document version
Date of access to the full text
Language of document
cs
Study field
bez specializace
Comittee
prof. Dr. Ing. Zdeněk Kolka (místopředseda)
Ing. Vladimír Levek, Ph.D. (člen)
Ing. Michal Kubíček, Ph.D. (člen)
doc. Ing. Josef Šandera, Ph.D. (člen)
prof. Ing. Jaroslav Boušek, CSc. (předseda)
Date of acceptance
2024-06-05
Defence
Student seznámil státní zkušební komisi s řešením své závěrečné práce. Byli představeny hlavní cíle a motivace pro toto téma. Během prezentace student shrnul aktuální trendy a metody pro odvrstvování. Dále pokračoval s bližším popisem technik využívající urychlené ionty a uvedl srovnání vybraných metod, které jsou nejčastěji používány. V další části prezentace byli představeny výsledky experimentů, zhodnocení a byl zodpovězen dotaz oponenta. Rozprava pak pokračovala následujícími dotazy komise:
-Jak moc je metoda destruktivní?
-Je miroskop schopen korigovat zásah?
-Jaká je obráběná plocha?
Result of defence
práce byla úspěšně obhájena
Document licence
Standardní licenční smlouva - přístup k plnému textu bez omezení