Velkoplošné odvrstvování polovodičových čipů

Abstract

Tato práce se zabývá návrhem modelového pracovního postupu pro planární odvrstvování velkých ploch. Práce popisuje obecnou konstrukci integrovaných obvodů, a i nejzákladnější možnosti jejich pouzdření. Dále byl vypracován přehled používaných metod k odvrstvování polovodičových čipů, jejich výhody, principy nebo jejich omezení. V práci jsou představeny současné trendy v odvrstvování polovodičových čipů. Podrobněji jsou potom rozebrány metody FIB a BIB. Dále byly navrženy modelové pracovní postupy pro planární odvrstvování vrstev. Metody byly aplikovány na připravené vzorky a výsledky byly diskutovány, srovnávány a byla doporučená opatření pro jejich možné zlepšení.This work deals with the design of a model workflow for the planar delayering of large areas. The work describes the general design of integrated circuits, as well as the most basic possibilities of their packaging. Then, an overview of the methods used for delayering semiconductor chips, their advantages, principles or limitations was made. Current trends in semiconductor chip delamination are presented. The FIB and BIB methods are then discussed in detail. Furthermore, model workflows for planar layer delayering have been proposed. The methods were applied to prepared samples and the results were discussed, compared and measures for possible improvement were recommended.