Návrh a implementace opatření proti útokům postranními kanály na platformě FPGA

Simple item page
but.committeeprof. Ing. Jan Hajný, Ph.D. (předseda) Ing. Josef Vojtěch, Ph.D. (člen) Ing. Jan Látal, Ph.D. (člen) Ing. Martin Štůsek, Ph.D. (člen) doc. Ing. Petr Münster, Ph.D. (člen) doc. Ing. Jiří Hošek, Ph.D. (člen) prof. JUDr. Radim Polčák, Ph.D. (místopředseda)cs
but.defenceStudent prezentoval výsledky své práce a komise byla seznámena s posudky. Otázky oponenta: Na kolika průbězích byla maskovaná implementace otestovaná? - Student dostatečně vysvětlil otázku. Paralelizoval jste maskovanou verzi do více větví? - Student dostatečně vysvětlil otázku. Zkoušel jste i maskování vyšších řádů? - Student dostatečně vysvětlil otázku. Student obhájil diplomovou práci s výhradami a odpověděl na otázky členů komise a oponenta.cs
but.jazykčeština (Czech)
but.programInformační bezpečnostcs
but.resultpráce byla úspěšně obhájenacs
dc.contributor.advisorDobiáš, Patrikcs
dc.contributor.authorKuřina, Petrcs
dc.contributor.refereeJedlička, Petrcs
dc.date.created2024cs
dc.description.abstractV současné době dochází k výraznému pokroku v oblasti digitálních systémů a kryptografie, vyžadující adekvátní zabezpečení před různými formami útoků. Zvláštní pozornost je věnována rozvoji na platformě FPGA (Field-Programmable Gate Array), která poskytuje flexibilitu a výkon pro implementaci různorodých aplikací, včetně kryptografických algoritmů. Tato semestrální práce se zaměřuje na systematickou analýzu možných úniků citlivých informací z implementace kryptografického schématu na platformě FPGA. V~práci je představena platforma FPGA, včetně programovacích jazyků HDL (Hardware Description Language) jako Verilog nebo VHDL. Poté je zde představen obecný přehled o postranních kanálech a jejich typech, opatřeních proti útokům a podrobný popis bezpečnostních technik. Další kapitolou je kryptografické schéma AES a popsání jeho operací. Je zde věnována kapitola i srovnání aktuálních článků dané problematiky. Následuje popis odborného pracoviště, jako je např. osciloskop nebo hardwarová deska Sakura-X (Sasebo-GIII). V závěrečné části jsou prezentovány výsledky měření bez jakéhokoliv opatření, pouze je implementovaný algoritmus AES a následně v další části je návrh protiopatření, který je implementován a změřen. Výsledky jsou následně popsány a zobrazeny v grafické podobě.cs
dc.description.abstractCurrently, significant progress is being made in the field of digital systems and cryptography, requiring adequate security against various forms of attacks. Special attention is paid to development on the FPGA (Field-Programmable Gate Array) platform, which provides flexibility and performance for implementing diverse applications, including cryptographic algorithms. This semester thesis focuses on the systematic analysis of possible leaks of sensitive information from the implementation of a cryptographic scheme on the FPGA platform. The FPGA platform is presented in the work, including HDL (Hardware Description Language) programming languages such as Verilog or VHDL. It then presents a general overview of side channels and their types, countermeasures, and a~detailed description of security techniques. The next chapter is the AES cryptographic scheme and a description of its operations. There is a chapter devoted to a comparison of current articles on the issue. The following is a description of a professional workplace, such as an oscilloscope or a Sakura-X (Sasebo-GIII) hardware board. In the final part, the measurement results are presented without any measures, only the AES algorithm is implemented, and then in the next part there is a countermeasure proposal, which is implemented and measured. The results are described and subsequently displayed in graphic form.en
dc.description.markCcs
dc.identifier.citationKUŘINA, P. Návrh a implementace opatření proti útokům postranními kanály na platformě FPGA [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2024.cs
dc.identifier.other159226cs
dc.identifier.urihttp://hdl.handle.net/11012/246105
dc.language.isocscs
dc.publisherVysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologiícs
dc.rightsStandardní licenční smlouva - přístup k plnému textu bez omezenícs
dc.subjectanalýzacs
dc.subjectFPGAcs
dc.subjectkryptoanalýzacs
dc.subjectpostranní kanálycs
dc.subjectútokcs
dc.subjectAEScs
dc.subjectnávrhcs
dc.subjectVHDLcs
dc.subjectSakura-Xcs
dc.subjectanalysisen
dc.subjectFPGAen
dc.subjectcryptanalysisen
dc.subjectside channelsen
dc.subjectattacken
dc.subjectAESen
dc.subjectdesignen
dc.subjectVHDLen
dc.subjectSakura-Xen
dc.titleNávrh a implementace opatření proti útokům postranními kanály na platformě FPGAcs
dc.title.alternativeDesign and implementation of countermeasures against side-channel attacks on an FPGA platformen
dc.typeTextcs
dc.type.drivermasterThesisen
dc.type.evskpdiplomová prácecs
dcterms.dateAccepted2024-06-06cs
dcterms.modified2024-06-07-08:33:25cs
eprints.affiliatedInstitution.facultyFakulta elektrotechniky a komunikačních technologiícs
sync.item.dbid159226en
sync.item.dbtypeZPen
sync.item.insts2025.03.26 14:42:08en
sync.item.modts2025.01.15 23:24:37en
thesis.disciplinebez specializacecs
thesis.grantorVysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. Ústav telekomunikacícs
thesis.levelInženýrskýcs
thesis.nameIng.cs
Files
Original bundle
Now showing 1 - 3 of 3
Thumbnail Image
Name:
final-thesis.pdf
Size:
3.98 MB
Format:
Adobe Portable Document Format
Description:
file final-thesis.pdf
Download
Thumbnail Image
Name:
appendix-1.zip
Size:
12.05 MB
Format:
Unknown data format
Description:
file appendix-1.zip
Download
Thumbnail Image
Name:
review_159226.html
Size:
5.89 KB
Format:
Hypertext Markup Language
Description:
file review_159226.html
Download
Collections
2024