Automatizovaný testbed pro SIL/PIL testování firmware pomocí FPGA

Simple item page
but.committeedoc. Ing. Jan Mikulka, Ph.D. (předseda) doc. Ing. Petr Blaha, Ph.D. (místopředseda) doc. Ing. Jakub Arm, Ph.D. (člen) doc. Ing. Petr Fiedler, Ph.D. (člen) Ing. Peter Honec, Ph.D. (člen) Ing. Stanislav Klusáček, Ph.D. (člen)cs
but.defenceStudent obhajoval diplomovou práci na téma "Automatizovaný testbed pro SIL/PIL testování firmware pomocí FPGA". Po prezentaci a přečtení posudků odpověděl na otázky nepřítomného oponenta, a v průběhu odborné rozpravy odpověděl na dotazy: - Co je to SIL/PIL, a jak se týká Vámi implementované části testbedu? - Jak je zajištěné generování optimálního kódu? Student obhájil diplomovou práci. Komise neměla žádné námitky k řešené práci.cs
but.jazykčeština (Czech)
but.programKybernetika, automatizace a měřenícs
but.resultpráce byla úspěšně obhájenacs
dc.contributor.advisorArm, Jakubcs
dc.contributor.authorPrusák, Lukášcs
dc.contributor.refereeBurian, Františekcs
dc.date.created2022cs
dc.description.abstractDiplomová práca sa zaoberá návrhom testbench na vybraný soft-core procesor NEORV32 architektúry RISC-V pre simulácie embedded aplikácií v prostredí FPGA. Testbench bol vytvorený v prostredí Vivado s cieľom jeho rozšírenia na testovací a validačný framework. Boli vybrané a implementované základné moduly ako GPIO, PWM, UART a PC. Pre tieto moduly bolo navrhnutých niekoľko testovacích scenárov. Testbench bol tiež doplnený o pomocné skripty, pre korektné hierarchické nastavenie projektu a spúšťanie testov. Práca ďalej navrhuje aj niekoľko možných spôsobov vylepšenia a rozšírenia testbenchu.cs
dc.description.abstractThe master's thesis deals with designing a testbench for a selected soft-core processor NEORV32 with a RISC-V architecture for simulations of embedded applications in an FPGA environment. The testbench was created in the Vivado environment with the aim of extending it to a testing and validation framework. Basic modules such as GPIO, PWM, UART, and PC were selected and implemented. Several test scenarios have been designed for these modules. The testbench has also been supplemented with additional scripts, to create hierarchically correct project setup and test execution. The work also suggests a few possible ways to improve and expand the testbench.en
dc.description.markAcs
dc.identifier.citationPRUSÁK, L. Automatizovaný testbed pro SIL/PIL testování firmware pomocí FPGA [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2022.cs
dc.identifier.other142143cs
dc.identifier.urihttp://hdl.handle.net/11012/204799
dc.language.isocscs
dc.publisherVysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologiícs
dc.rightsStandardní licenční smlouva - přístup k plnému textu bez omezenícs
dc.subjectCPUcs
dc.subjectsoft-corecs
dc.subjectFPGAcs
dc.subjecttestbedcs
dc.subjecttestbenchcs
dc.subjectHDLcs
dc.subjectVHDLcs
dc.subjectSystemVerilogcs
dc.subjectRISC-Vcs
dc.subjectNEORV32cs
dc.subjectVivadocs
dc.subjecttclcs
dc.subjectCPUen
dc.subjectsoft-coreen
dc.subjectFPGAen
dc.subjecttestbeden
dc.subjecttestbenchen
dc.subjectHDLen
dc.subjectVHDLen
dc.subjectSystemVerilogen
dc.subjectRISC-Ven
dc.subjectNEORV32en
dc.subjectVivadoen
dc.subjecttclen
dc.titleAutomatizovaný testbed pro SIL/PIL testování firmware pomocí FPGAcs
dc.title.alternativeAutomated testbed for SIL/PIL testing of embedded application using FPGAen
dc.typeTextcs
dc.type.drivermasterThesisen
dc.type.evskpdiplomová prácecs
dcterms.dateAccepted2022-06-07cs
dcterms.modified2022-06-09-13:01:21cs
eprints.affiliatedInstitution.facultyFakulta elektrotechniky a komunikačních technologiícs
sync.item.dbid142143en
sync.item.dbtypeZPen
sync.item.insts2025.03.26 14:30:11en
sync.item.modts2025.01.17 12:20:09en
thesis.disciplinebez specializacecs
thesis.grantorVysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. Ústav automatizace a měřicí technikycs
thesis.levelInženýrskýcs
thesis.nameIng.cs
Files
Original bundle
Now showing 1 - 3 of 3
Thumbnail Image
Name:
final-thesis.pdf
Size:
4.05 MB
Format:
Adobe Portable Document Format
Description:
final-thesis.pdf
Download
Thumbnail Image
Name:
appendix-1.zip
Size:
12.08 MB
Format:
zip
Description:
appendix-1.zip
Download
Thumbnail Image
Name:
review_142143.html
Size:
5.92 KB
Format:
Hypertext Markup Language
Description:
file review_142143.html
Download
Collections
2022