Modelování a Verifikace Analogových Obvodů v SystemVerilog

Abstract

Tato práce se zabývá důležitými problémy verifikace komplexních analogových a digitálních obvodů integrovaných na jednom čipu. Práce zkoumá a hodnotí různé přístupy k behaviorálnímu modelování analogových obvodů v digitálním verifikačním prostředí. Konkrétně porovnává čistě digitální modelovací techniky, jako jsou ty založené na aritmetice s pevnou řádovou čárkou, s modelováním pomocí reálných čísel v SystemVerilogu (SV-RNM). Praktickou případovou studií pro toto hodnocení je modelace nabíječky lithium-iontových baterií s jejími odlišnými digitálními a analogovými subsystémy. Práce posuzuje efektivitu a přínosy přístupu SV-RNM pro verifikaci smíšených obvodů. Také zdůrazňuje jeho potenciál snížení rizika během verifikace a zkrácení verifikační fáze v důsledku možné dřívější integrace přesnějších analogových modelů do smíšených simulací. V práci je použit jazyk SystemVerilog a metodologie Universal Verification Methodology (UVM). Zjištění dokládají životaschopnost obou modelovacích přístupů a zdůrazňují výhody SV-RNM v přesnějším zachycení analogového chování a lepší detekci chyb návrhu.This thesis addresses the significant challenges in verifying mixed-signal integrated circuits, which arise from the integration of complex analog and digital circuitry on a single chip. The research investigates and evaluates different approaches to modeling the behavior of analog circuits within a digital verification environment. Specifically, it compares purely digital modeling techniques, such as those based on fixed-point arithmetic, with SystemVerilog Real Number Modeling (SV-RNM). A Lithium-Ion Battery Charger, with its distinct digital and analog subsystems, serves as a practical case study for this evaluation. The work assesses the effectiveness and benefits of the SV-RNM approach for mixed-signal verification, emphasizing its potential to facilitate earlier integration of analog and digital components and reduce verification risks. The thesis utilizes the SystemVerilog language and the Universal Verification Methodology (UVM) for modeling and verification. The findings demonstrate the viability of both modeling approaches and highlight the advantages of SV-RNM in accurately capturing analog behavior and enabling the detection of design bugs.