Jádro obvodu FPGA pro zobrazení dat na monitoru prostřednictvím portu VGA

Simple item page
but.committeeprof. Ing. Valentýna Provazník, Ph.D. (předseda) prof. Ing. Tomáš Kratochvíl, Ph.D. (místopředseda) doc. Ing. Jiří Sedláček, CSc. (člen) Doc. Ing. Josef Dobeš, CSc. (člen) Ing. Zbyněk Lukeš, Ph.D. (člen) prof. Ing. Stanislav Zvánovec, Ph.D. (člen)cs
but.defenceStudent prezentuje výsledky a postupy řešení své bakalářské práce. Následně odpovídá na dotazy vedoucího a oponenta práce a na dotazy členů zkušební komise.cs
but.jazykčeština (Czech)
but.programElektrotechnika, elektronika, komunikační a řídicí technikacs
but.resultpráce byla úspěšně obhájenacs
dc.contributor.advisorKubíček, Michalcs
dc.contributor.authorPišl, Adamcs
dc.contributor.refereeKováč, Michalcs
dc.date.created2008cs
dc.description.abstractCílem tohoto projektu, je předvést studii možného řešení způsobu ovládání a využití počítačového monitoru připojeného k portu typu VGA řízeného standardizovanými řídícími signály generovanými obvodem typu FPGA. Jedná se o jádro hradlového pole, které je poté možné použít jako součást složitějšího designu a využít jej například pro komfortnější uživa-telské rozhraní. Projekt obsahuje řešení základní části obvodu generující standardní řídící signály a zobrazující text zadaný v ASCII kódu prostřednictvím sériového portu.cs
dc.description.abstractThe aim of this project is to perform the study of a driver for controlling computer monitor using VGA port. The driver is based on FPGA which is used to generate VGA signals. The main purpose of the project is to design a hardware core for gate array which can be used as part of some complex FPGA design to provide a comfortable user interface. The project describes the main part of the VGA driver – module for generating control signals and module for displaying text information that is sent from a PC via serial port interface.en
dc.description.markAcs
dc.identifier.citationPIŠL, A. Jádro obvodu FPGA pro zobrazení dat na monitoru prostřednictvím portu VGA [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2008.cs
dc.identifier.other14602cs
dc.identifier.urihttp://hdl.handle.net/11012/15218
dc.language.isocscs
dc.publisherVysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologiícs
dc.rightsStandardní licenční smlouva - přístup k plnému textu bez omezenícs
dc.subjectFPGAcs
dc.subjectXilinxcs
dc.subjectVGAcs
dc.subjectmonitorcs
dc.subjectFPGA VGA modulcs
dc.subjectFPGA sériový portcs
dc.subjectFPGAen
dc.subjectXilinxen
dc.subjectVGAen
dc.subjectmonitoren
dc.subjectFPGA VGA moduleen
dc.subjectFPGA Serial port interfaceen
dc.titleJádro obvodu FPGA pro zobrazení dat na monitoru prostřednictvím portu VGAcs
dc.title.alternativeFPGA core for data displaying on computer monitor using VGA porten
dc.typeTextcs
dc.type.driverbachelorThesisen
dc.type.evskpbakalářská prácecs
dcterms.dateAccepted2008-06-17cs
dcterms.modified2008-06-17-16:25:17cs
eprints.affiliatedInstitution.facultyFakulta elektrotechniky a komunikačních technologiícs
sync.item.dbid14602en
sync.item.dbtypeZPen
sync.item.insts2025.03.16 12:59:50en
sync.item.modts2025.01.17 09:58:39en
thesis.disciplineElektronika a sdělovací technikacs
thesis.grantorVysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. Ústav radioelektronikycs
thesis.levelBakalářskýcs
thesis.nameBc.cs
Files
Original bundle
Now showing 1 - 3 of 3
Thumbnail Image
Name:
final-thesis.pdf
Size:
4.06 MB
Format:
Adobe Portable Document Format
Description:
final-thesis.pdf
Download
Thumbnail Image
Name:
appendix-1.zip
Size:
1.99 MB
Format:
zip
Description:
appendix-1.zip
Download
Thumbnail Image
Name:
review_14602.html
Size:
5.93 KB
Format:
Hypertext Markup Language
Description:
file review_14602.html
Download
Collections
2008