but.committee	doc. Dr. Ing. Dušan Kolář (předseda) doc. Ing. Jaroslav Zendulka, CSc. (místopředseda) Doc. Ing. Přemysl Brada, MSc. Ph.D. (člen) doc. Ing. Vladimír Janoušek, Ph.D. (člen) Ing. Šárka Květoňová, Ph.D. (člen) Mgr. Ing. Pavel Očenášek, Ph.D. (člen)	cs
but.defence	Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se poté seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm B. Otázky u obhajoby: Jak pameťove náročná je verifikace založená na formálních tvrzení?	cs
but.jazyk	čeština (Czech)
but.program	Informační technologie	cs
but.result	práce byla úspěšně obhájena	cs
dc.contributor.advisor	Zachariášová, Marcela	cs
dc.contributor.author	Šulek, Jakub	cs
dc.contributor.referee	Dolíhal, Luděk	cs
dc.date.accessioned	2020-06-23T09:10:15Z
dc.date.available	2020-06-23T09:10:15Z
dc.date.created	2015	cs
dc.description.abstract	Tato práce představuje koncept pro ověřování správnosti procesorů s aplikačně-specifickou instrukční sadou (ASIP) pomocí verifi kace založené na formálních tvrzeních. Koncept je implementován v jazyku SystemVerilog Assertions jako součást verifi kačního prostředí vytvořeného v nástroji Codasip Framework. Implementovaný koncept je simulován nástrojem QuestaSim na procesoru Codix RISC. Hlavním výsledkem práce je koncept ověřování, který může být součástí systému automatizujícího návrh procesorů, a který je použitelný pro různé typy procesorů.	cs
dc.description.abstract	This thesis introduces the concept of assertion-based verifi cation of application-specifi c instruction set processors (ASIPs). The proposed design is implemented in SystemVerilog Assertions language as a part of veri fication environment created using Codasip Framework. The implemented concept is simulated in QuestaSim tool using model of Codix RISC processor. Main outcome of this thesis is the verifi cation concept usable not only on other processors, but as a part of system that automates the processor design as well.	en
dc.description.mark	B	cs
dc.identifier.citation	ŠULEK, J. Verifikace ASIP založena na formálních tvrzeních [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2015.	cs
dc.identifier.other	88685	cs
dc.identifier.uri	http://hdl.handle.net/11012/64042
dc.language.iso	cs	cs
dc.publisher	Vysoké učení technické v Brně. Fakulta informačních technologií	cs
dc.rights	Standardní licenční smlouva - přístup k plnému textu bez omezení	cs
dc.subject	SystemVerilog Assertions	cs
dc.subject	verifi kace založena na formálních tvrzeních	cs
dc.subject	procesor s aplikačně-specifi ckou instrukční sadou	cs
dc.subject	veri fikační prostředí	cs
dc.subject	SystemVerilog Assertions	en
dc.subject	assertion-based verifi cation	en
dc.subject	application-specifi c instruction set processor	en
dc.subject	veri cation environment	en
dc.title	Verifikace ASIP založena na formálních tvrzeních	cs
dc.title.alternative	Assertion-Based Verification of ASIP	en
dc.type	Text	cs
dc.type.driver	masterThesis	en
dc.type.evskp	diplomová práce	cs
dcterms.dateAccepted	2015-06-23	cs
dcterms.modified	2020-05-10-16:12:07	cs
eprints.affiliatedInstitution.faculty	Fakulta informačních technologií	cs
sync.item.dbid	88685	en
sync.item.dbtype	ZP	en
sync.item.insts	2021.11.12 13:12:39	en
sync.item.modts	2021.11.12 12:35:52	en
thesis.discipline	Informační systémy	cs
thesis.grantor	Vysoké učení technické v Brně. Fakulta informačních technologií. Ústav počítačových systémů	cs
thesis.level	Inženýrský	cs
thesis.name	Ing.	cs

Verifikace ASIP založena na formálních tvrzeních

Files

Original bundle

Collections