Verifikace ASIP založena na formálních tvrzeních

Abstract

Tato práce představuje koncept pro ověřování správnosti procesorů s aplikačně-specifickou instrukční sadou (ASIP) pomocí verifi kace založené na formálních tvrzeních. Koncept je implementován v jazyku SystemVerilog Assertions jako součást verifi kačního prostředí vytvořeného v nástroji Codasip Framework. Implementovaný koncept je simulován nástrojem QuestaSim na procesoru Codix RISC. Hlavním výsledkem práce je koncept ověřování, který může být součástí systému automatizujícího návrh procesorů, a který je použitelný pro různé typy procesorů.This thesis introduces the concept of assertion-based verifi cation of application-specifi c instruction set processors (ASIPs). The proposed design is implemented in SystemVerilog Assertions language as a part of veri fication environment created using Codasip Framework. The implemented concept is simulated in QuestaSim tool using model of Codix RISC processor. Main outcome of this thesis is the verifi cation concept usable not only on other processors, but as a part of system that automates the processor design as well.