Hardwarový simulátor únikového kanálu

Abstract

Rádiový únikový kanál je prostředí, ve kterém dochází k různému rušení a úniku signálu vlivem vícecestného šíření. Únikový kanál je modelován pomocí filtru s konečnou impulsní odezvou s časově proměnnou impulsní charakteristikou. Realizace tohoto filtru je založena na principu TDL (Tapped Delay Line) modelu, kde je simulováno zpoždění a útlum signálu v jednotlivých větvích modelu. Výsledkem této práce je návrh simulátoru vybraného únikového kanálu a jeho hardwarový popis pro implementaci do zvoleného cílového obvodu FPGA.Fading channel is a communication channel that experiences different interference and fading due to multi-path signal propagation. The fading channel is designed by the finite impulse response filter with the time-varying impulse characteristic. The realisation of this filtr is based on the TDL (Tapped Delay Line) model, which simulate signal delay and signal attenuation in each branch. The aim of this thesis is to create the VHDL design of selected fading channel simulator and its description for hardware implementation into the FPGA.