Vývoj sériových komunikačních periferií pomocí FPGA
| but.committee | prof. Ing. Stanislav Hanus, CSc. (předseda) doc. Ing. Tomáš Frýza, Ph.D. (místopředseda) prof. Ing. Vladimír Šebesta, CSc. (člen) Ing. Petr Vágner, Ph.D. (člen) doc. Ing. Jiří Rozman, CSc. (člen) prof. Ing. Stanislav Zvánovec, Ph.D. (člen) | cs |
| but.defence | Student prezentuje výsledky a postupy řešení své bakalářské práce. Následně odpovídá na dotazy vedoucího a oponenta práce a na dotazy členů zkušební komise. | cs |
| but.jazyk | čeština (Czech) | |
| but.program | Elektrotechnika, elektronika, komunikační a řídicí technika | cs |
| but.result | práce byla úspěšně obhájena | cs |
| dc.contributor.advisor | Frýza, Tomáš | cs |
| dc.contributor.author | Štraus, Pavel | cs |
| dc.contributor.referee | Adamec, Filip | cs |
| dc.date.created | 2009 | cs |
| dc.description.abstract | Bakalářská práce je zaměřena na dvě periferie. První vytváří ze vstupních paralelních dat výstupní sériový signál podle standardu UART. Tento sériový signál je tvořen start bitem, datovými bity, paritou a stop bitem. Počet datových bitů je proměnný a to v závislosti na nastavení řídících signálů Dat0 a Dat1. Dále je možné zabezpečení pomocí paritního bitu, kde je možné volit mezi sudou či lichou paritou. Po tomto bitu již následuje stop bit či dva stop bity. Druhá periferie realizuje sběrnici I2C. Jedná se o dvouvodičovou sběrnici, která používá vodiče SDA a SCL. Vodič SDA slouží pro přenos dat, pokud je hodinový signál SCL v logické 1. Při použité 3,3 V logice je hodnota log. 1 rovna právě tomuto napětí. Pokud nedochází ke komunikaci je vodič SDA i SCL v úrovni log. 1. Komunikace je zahájena podmínkou startu a ukončena podmínkou stop. Periferie byly naprogramovány pomocí programovacího jazyka VHDL a po naprogramování byly funkce ověřeny pomocí simulace ve volném vývojovém prostředí Xilinx ISE WebPACK. Následně proběhly realizace pomocí FPGA Virtex-II XC2V1000. Správná funkce obou periferií je zachycena na oscilogramech. | cs |
| dc.description.abstract | This bachelor’s thesis is about two peripheries. First periphery creates from input parallel signals one output serial signal. This serial signal contains a start bit, the next are data bits, parity bit and stop bit or two stop bits. Data bits are variables. It is mean their count is set with two input signals called Dat0 and Dat1. We can secure data bits with parity bit. Of course we have choice between even parity bit or odd parity bit. After parity bit there is one stop bit or there are two stop bits. Second periphery realizes I2C bus. This communication is between two devices. First device is called master and creates the communication with second device called slave. For communication there are two bidirectional lines. The first line is called SDA, which is a serial data line and second line is a serial clock line called SCL. Communication begins with a start condition. That means line SDA go from high to low while SCL is high and communication is terminate with a stop condition. That means line SDA go from low to high while SCL is high. The peripheries are programming in VHDL language and implemented in FPGA device. After successful simulation in free software ISE WebPACK the peripheries was realized in the development board V2MB1000 with device XC2V1000. | en |
| dc.description.mark | A | cs |
| dc.identifier.citation | ŠTRAUS, P. Vývoj sériových komunikačních periferií pomocí FPGA [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2009. | cs |
| dc.identifier.other | 22088 | cs |
| dc.identifier.uri | http://hdl.handle.net/11012/2907 | |
| dc.language.iso | cs | cs |
| dc.publisher | Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií | cs |
| dc.rights | Standardní licenční smlouva - přístup k plnému textu bez omezení | cs |
| dc.subject | FPGA | cs |
| dc.subject | UART | cs |
| dc.subject | I2C | cs |
| dc.subject | VHDL | cs |
| dc.subject | Periférie | cs |
| dc.subject | ISE WebPACK | cs |
| dc.subject | FPGA | en |
| dc.subject | UART | en |
| dc.subject | I2C-bus | en |
| dc.subject | VHDL | en |
| dc.subject | Periphery | en |
| dc.subject | ISE WebPACK | en |
| dc.title | Vývoj sériových komunikačních periferií pomocí FPGA | cs |
| dc.title.alternative | Serial communication peripheries development in FPGA | en |
| dc.type | Text | cs |
| dc.type.driver | bachelorThesis | en |
| dc.type.evskp | bakalářská práce | cs |
| dcterms.dateAccepted | 2009-06-15 | cs |
| dcterms.modified | 2009-07-07-11:45:10 | cs |
| eprints.affiliatedInstitution.faculty | Fakulta elektrotechniky a komunikačních technologií | cs |
| sync.item.dbid | 22088 | en |
| sync.item.dbtype | ZP | en |
| sync.item.insts | 2025.03.16 13:12:03 | en |
| sync.item.modts | 2025.01.15 16:28:38 | en |
| thesis.discipline | Elektronika a sdělovací technika | cs |
| thesis.grantor | Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. Ústav radioelektroniky | cs |
| thesis.level | Bakalářský | cs |
| thesis.name | Bc. | cs |