Automatické testování 10GbE zařízení

Abstract

Tato práce se zabývá návrhem modelu pro funkční verifikaci a návrhem syntetizovatelného testru 10Gb Ethernet zařízení, které používají XGMII rozhraní. Pro popis modelu je použit programovací jazyk VHDL. Práce zahrnuje vytváření bus functional modelu a návrh testru, který se implementuje jako genericky self-test modul. Výsledný návrh umožňuje verifikaci a testování PHY a MAC vrstve. Pro implementaci testru byla použita vývojová deska DE5-Net osazena FPGA obvodem Stratix V GX od firmy Altera.This thesis deals with the designs of the functional verification model and the synthesizable tester of the 10Gb Ethernet devices that use XGMII interface. VHDL programming language is used to describe the model. This thesis consists of the creation of the bus functional model and the design of the tester that is implemented as a generic self-test module. The resulting design allows for verification and testing of the PHY and MAC layers. DE5-Net development board was used in the implementation of the tester. The board was fitted with FPGA Stratix V circuit, by Altera.