Fyzická implementace digitálního bloku na čip

Abstract

Práca popisuje všetky hlavné kroky implementácie digitálneho obvodu, od RTL modelu až po GDS layout. Niekoľko GDS layoutov, implementovaných v priemyselnej 22 nm CMOS technológii, bolo vytvorených z prebratého opensource RTL modelu. Implementácie boli vykonané s upraveným referenčným flow pre inú technológiu. Flow využíva nástroje Synopsys, najmä Fusion Compiler, využívajúci jeho možnosti fyzickej syntézy. Na zistenie technologických limitov, bola vykonaná analýza vybraných nastavení použitého flow. Práca sa zaoberá aj fyzickou verifikáciou, konkrétne DRC, LVS a STA.

The thesis describes all the major steps of the physical design implementation of a digital circuit, from RTL model to GDS layout. Layouts implemented in industrial 22 nm CMOS technology were created from an opensource RTL model. Implementations were made with a modified reference flow for another technology. The flow uses Synopsys tools, mainly the Fusion Compiler, utilizing its physical synthesis capabilities. To determine technological limits, an analysis of selected flow settings was performed. This thesis also deals with physical verification, namely DRC, LVS and STA.