Implementace obecného VLIW procesoru v FPGA
| but.committee | doc. Ing. Zdeněk Kotásek, CSc. (předseda) prof. Ing. Miroslav Švéda, CSc. (místopředseda) doc. Ing. Radek Burget, Ph.D. (člen) prof. Ing. Martin Drahanský, Ph.D. (člen) doc. Ing. Stanislav Racek, CSc. (člen) doc. Mgr. Adam Rogalewicz, Ph.D. (člen) | cs |
| but.defence | Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se pak seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm D . Otázky u obhajoby: Jak moc je řešení vázáno na technologii FPGA? Jak velké zásahy by znamenal přechod na ASIC? Jak moc by se návrh změnil po začlenění jednotky řešící řídící (případně i strukturní) konflikty? | cs |
| but.jazyk | čeština (Czech) | |
| but.program | Informační technologie | cs |
| but.result | práce byla úspěšně obhájena | cs |
| dc.contributor.advisor | Husár, Adam | cs |
| dc.contributor.author | Kuběna, Petr | cs |
| dc.contributor.referee | Přikryl, Zdeněk | cs |
| dc.date.created | 2011 | cs |
| dc.description.abstract | VLIW procesory jsou paralelní výpočetní zařízení používaná v oblastech od vestavěných systémů po servery. Práce obsahuje popis jejich architektury. Hlavním zaměřením je návrh a následně tvorba vlastního obecného VLIW procesoru s rozsáhlými možnostmi konfigurace. Nedílnou součástí je funkční implementace takového procesoru v jazyce VHDL, kterou je možné vyzkoušet na platformě FITkit. | cs |
| dc.description.abstract | VLIW processors are parallel computing devices that are used in embedded devices as well as in servers. My thesis contains description of this architecture. It is aimed at making and subsequently implementing design of custom general-purpose VLIW processor with wide range of configurable parameters. Operational implementation of such processor in VHDL which can be tested on FITkit platform is an integral part. | en |
| dc.description.mark | D | cs |
| dc.identifier.citation | KUBĚNA, P. Implementace obecného VLIW procesoru v FPGA [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2011. | cs |
| dc.identifier.other | 42880 | cs |
| dc.identifier.uri | http://hdl.handle.net/11012/54130 | |
| dc.language.iso | cs | cs |
| dc.publisher | Vysoké učení technické v Brně. Fakulta informačních technologií | cs |
| dc.rights | Standardní licenční smlouva - přístup k plnému textu bez omezení | cs |
| dc.subject | VLIW procesor | cs |
| dc.subject | VHDL | cs |
| dc.subject | FPGA | cs |
| dc.subject | zřetězení | cs |
| dc.subject | FITkit | cs |
| dc.subject | VLIW Processor | en |
| dc.subject | VHDL | en |
| dc.subject | FPGA | en |
| dc.subject | pipelinening | en |
| dc.subject | FITkit | en |
| dc.title | Implementace obecného VLIW procesoru v FPGA | cs |
| dc.title.alternative | Implementation of Generic VLIW Processor in FPGA | en |
| dc.type | Text | cs |
| dc.type.driver | masterThesis | en |
| dc.type.evskp | diplomová práce | cs |
| dcterms.dateAccepted | 2011-06-21 | cs |
| dcterms.modified | 2020-05-09-23:43:04 | cs |
| eprints.affiliatedInstitution.faculty | Fakulta informačních technologií | cs |
| sync.item.dbid | 42880 | en |
| sync.item.dbtype | ZP | en |
| sync.item.insts | 2025.03.26 14:51:42 | en |
| sync.item.modts | 2025.01.15 17:33:21 | en |
| thesis.discipline | Počítačové systémy a sítě | cs |
| thesis.grantor | Vysoké učení technické v Brně. Fakulta informačních technologií. Ústav informačních systémů | cs |
| thesis.level | Inženýrský | cs |
| thesis.name | Ing. | cs |