Implementace obecného VLIW procesoru v FPGA
Loading...
Date
Authors
Kuběna, Petr
Advisor
Referee
Mark
D
Journal Title
Journal ISSN
Volume Title
Publisher
Vysoké učení technické v Brně. Fakulta informačních technologií
ORCID
Abstract
VLIW procesory jsou paralelní výpočetní zařízení používaná v oblastech od vestavěných systémů po servery. Práce obsahuje popis jejich architektury. Hlavním zaměřením je návrh a následně tvorba vlastního obecného VLIW procesoru s rozsáhlými možnostmi konfigurace. Nedílnou součástí je funkční implementace takového procesoru v jazyce VHDL, kterou je možné vyzkoušet na platformě FITkit.
VLIW processors are parallel computing devices that are used in embedded devices as well as in servers. My thesis contains description of this architecture. It is aimed at making and subsequently implementing design of custom general-purpose VLIW processor with wide range of configurable parameters. Operational implementation of such processor in VHDL which can be tested on FITkit platform is an integral part.
VLIW processors are parallel computing devices that are used in embedded devices as well as in servers. My thesis contains description of this architecture. It is aimed at making and subsequently implementing design of custom general-purpose VLIW processor with wide range of configurable parameters. Operational implementation of such processor in VHDL which can be tested on FITkit platform is an integral part.
Description
Keywords
VLIW procesor , VHDL , FPGA , zřetězení , FITkit , VLIW Processor , VHDL , FPGA , pipelinening , FITkit
Citation
KUBĚNA, P. Implementace obecného VLIW procesoru v FPGA [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2011.
Document type
Document version
Date of access to the full text
Language of document
cs
Study field
Počítačové systémy a sítě
Comittee
doc. Ing. Zdeněk Kotásek, CSc. (předseda)
prof. Ing. Miroslav Švéda, CSc. (místopředseda)
doc. Ing. Radek Burget, Ph.D. (člen)
prof. Ing. Martin Drahanský, Ph.D. (člen)
doc. Ing. Stanislav Racek, CSc. (člen)
doc. Mgr. Adam Rogalewicz, Ph.D. (člen)
Date of acceptance
2011-06-21
Defence
Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se pak seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm D . Otázky u obhajoby: Jak moc je řešení vázáno na technologii FPGA? Jak velké zásahy by znamenal přechod na ASIC? Jak moc by se návrh změnil po začlenění jednotky řešící řídící (případně i strukturní) konflikty?
Result of defence
práce byla úspěšně obhájena