Kosimulace mikroprocesoru a periferií
| but.committee | doc. Dr. Ing. Dušan Kolář (předseda) prof. RNDr. Alexandr Meduna, CSc. (místopředseda) doc. Dr. Ing. Otto Fučík (člen) doc. RNDr. Jitka Kreslíková, CSc. (člen) RNDr. Marek Rychlý, Ph.D. (člen) Doc. RNDr. Petr Sojka, Ph.D. (člen) | cs |
| but.defence | Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se pak seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm " B ". Otázky u obhajoby: Proč nebyly pro synronizaci mezi simulačními platformami použity standardní prostředky poskytované hostujícím operačním systémem? Porovnejte kosimulační rozhraní FLI pro VHDL s PLI pro Verilog, co je jaký je hlavní rozdíl, který se projevuje v rychlosti simulace? | cs |
| but.jazyk | čeština (Czech) | |
| but.program | Informační technologie | cs |
| but.result | práce byla úspěšně obhájena | cs |
| dc.contributor.advisor | Hruška, Tomáš | cs |
| dc.contributor.author | Frühbauer, Jan | cs |
| dc.contributor.referee | Husár, Adam | cs |
| dc.date.created | 2012 | cs |
| dc.description.abstract | Cílem diplomové práce bylo analyzovat různé typy kosimulačních technik a navrhnout začlenění těchto technik do simulační platformy projektu Lissom. První část práce ukazuje možnosti externích rozhraní simulačních platforem jazyků VHDL, Verilog a SystemVerilog a nástroje Matlab. Druhá část se věnuje návrhu a popisu implementace synchronizace simulační platformy projektu Lissom pomocí analyzovaných rozhraní s jinými simulačními platformami. V poslední části je popsáno testování implementovaného řešení a zhodnocení výsledků. | cs |
| dc.description.abstract | The aim of this thesis is to analyze various kinds of co-simulation techniques and to design integration these techniques into Lissom simulation platform. The first section of this thesis shows capabilities of external interfaces of simulation platforms for HDL languages VHDL, Verilog and SystemVerilog and of tool Matlab. The second section deals with design of synchronization mechanism among Lissom simulation platform and others simulation platforms using mentioned external interfaces. In the last part the testing of implemented solutions and evaluation of results is described. | en |
| dc.description.mark | B | cs |
| dc.identifier.citation | FRÜHBAUER, J. Kosimulace mikroprocesoru a periferií [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2012. | cs |
| dc.identifier.other | 78643 | cs |
| dc.identifier.uri | http://hdl.handle.net/11012/187626 | |
| dc.language.iso | cs | cs |
| dc.publisher | Vysoké učení technické v Brně. Fakulta informačních technologií | cs |
| dc.rights | Standardní licenční smlouva - přístup k plnému textu bez omezení | cs |
| dc.subject | Kosimulace | cs |
| dc.subject | VHDL FLI | cs |
| dc.subject | Verilog PLI | cs |
| dc.subject | SystemVerilog DPI | cs |
| dc.subject | Matlab | cs |
| dc.subject | externí rozhraní | cs |
| dc.subject | synchronizace | cs |
| dc.subject | Co-simulation | en |
| dc.subject | VHDL FLI | en |
| dc.subject | Verilog PLI | en |
| dc.subject | SystemVerilog DPI | en |
| dc.subject | Matlab | en |
| dc.subject | external interface | en |
| dc.subject | synchronization | en |
| dc.title | Kosimulace mikroprocesoru a periferií | cs |
| dc.title.alternative | Co-Simulation of Microprocessor and Peripheral Devices | en |
| dc.type | Text | cs |
| dc.type.driver | masterThesis | en |
| dc.type.evskp | diplomová práce | cs |
| dcterms.dateAccepted | 2012-06-15 | cs |
| dcterms.modified | 2020-05-09-23:42:42 | cs |
| eprints.affiliatedInstitution.faculty | Fakulta informačních technologií | cs |
| sync.item.dbid | 78643 | en |
| sync.item.dbtype | ZP | en |
| sync.item.insts | 2025.03.26 15:10:49 | en |
| sync.item.modts | 2025.01.15 19:40:03 | en |
| thesis.discipline | Informační systémy | cs |
| thesis.grantor | Vysoké učení technické v Brně. Fakulta informačních technologií. Ústav informačních systémů | cs |
| thesis.level | Inženýrský | cs |
| thesis.name | Ing. | cs |