UVM verifikace komponent pro sběrnice MFB a MVB

but.committeeprof. Ing. Lukáš Sekanina, Ph.D. (předseda) Ing. Marcela Zachariášová, Ph.D. (člen) Ing. Tomáš Milet, Ph.D. (člen) Ing. Miloš Musil, Ph.D. (člen) Ing. Petr Veigend, Ph.D. (člen)cs
but.defenceStudent nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se poté seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm B.cs
but.jazykčeština (Czech)
but.programInformační technologiecs
but.resultpráce byla úspěšně obhájenacs
dc.contributor.advisorMatoušek, Jiřícs
dc.contributor.authorMarushchenko, Yaroslavcs
dc.contributor.refereeZachariášová, Marcelacs
dc.date.created2025cs
dc.description.abstractPráce se zabývá návrhem a implementací funkční verifikace zvolených FPGA komponent využívajících sběrnice Multi Value Bus (MVB) a Multi Frame Bus (MFB) jako vstupní a výstupní rozhraní. Funkční verifikace jsou navrženy na základě metodiky Universal Verification Methodology (UVM). Implementace všech verifikací je realizována v jazyce SystemVerilog s využitím frameworku vytvořeného sdružením CESNET. Součástí práce je návrh verifikačního prostředí, vytvoření verifikačního plánu a jeho implementace. Navržená prostředí zahrnují měření funkčního pokrytí, které umožňuje zhodnotit úplnost provedených testů, a kontrolní příkazy assert, jež slouží k odhalování případných chyb v návrhu během simulačního procesu. Práce dále analyzuje dosažené výsledky funkční verifikace, diskutuje naplnění stanoveného verifikačního plánu a zkoumá dosaženou míru funkčního pokrytí. Dosažené výsledky mohou sloužit jako základ pro další funkční verifikace podobných FPGA komponent.cs
dc.description.abstractThe thesis focuses on the design and implementation of functional verification for selected FPGA components utilizing Multi Value Bus (MVB) and Multi Frame Bus (MFB) as input and output interfaces. The functional verifications are designed based on the Universal Verification Methodology (UVM). All verifications are implemented in SystemVerilog using a framework developed by the CESNET association. The thesis includes the design of the verification environment, the creation of a verification plan, and its implementation. The proposed environments incorporate functional coverage measurement, enabling the evaluation of test completeness, and assert commands, which are used to detect potential design errors during the simulation process. Furthermore, the thesis analyzes the achieved functional verification results, discusses the fulfillment of the defined verification plan, and examines the attained level of functional coverage. The results can serve as a foundation for further functional verifications of similar FPGA components.en
dc.description.markBcs
dc.identifier.citationMARUSHCHENKO, Y. UVM verifikace komponent pro sběrnice MFB a MVB [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2025.cs
dc.identifier.other158741cs
dc.identifier.urihttp://hdl.handle.net/11012/254327
dc.language.isocscs
dc.publisherVysoké učení technické v Brně. Fakulta informačních technologiícs
dc.rightsStandardní licenční smlouva - přístup k plnému textu bez omezenícs
dc.subjectFunkční verifikacecs
dc.subjectVerifikační pláncs
dc.subjectUVMcs
dc.subjectSystemVerilogcs
dc.subjectFPGAcs
dc.subjectMulti-sběrnicecs
dc.subjectMVBcs
dc.subjectMFBcs
dc.subjectFunctional verificationen
dc.subjectVerification planen
dc.subjectUVMen
dc.subjectSystemVerilogen
dc.subjectFPGAen
dc.subjectMulti Busesen
dc.subjectMVBen
dc.subjectMFBen
dc.titleUVM verifikace komponent pro sběrnice MFB a MVBcs
dc.title.alternativeUVM Verification of Components for MFB and MVB Busesen
dc.typeTextcs
dc.type.driverbachelorThesisen
dc.type.evskpbakalářská prácecs
dcterms.dateAccepted2025-06-19cs
dcterms.modified2025-06-19-17:35:28cs
eprints.affiliatedInstitution.facultyFakulta informačních technologiícs
sync.item.dbid158741en
sync.item.dbtypeZPen
sync.item.insts2025.08.26 23:58:25en
sync.item.modts2025.08.26 19:40:11en
thesis.disciplineInformační technologiecs
thesis.grantorVysoké učení technické v Brně. Fakulta informačních technologií. Ústav počítačových systémůcs
thesis.levelBakalářskýcs
thesis.nameBc.cs

Files

Original bundle

Now showing 1 - 2 of 2
Loading...
Thumbnail Image
Name:
final-thesis.pdf
Size:
1.69 MB
Format:
Adobe Portable Document Format
Description:
file final-thesis.pdf
Loading...
Thumbnail Image
Name:
review_158741.html
Size:
10.81 KB
Format:
Hypertext Markup Language
Description:
file review_158741.html

Collections