Implementace systému pro testování integrovaných obvodů pomocí JTAG rozhraní
| but.committee | Ing. Petr Petyovský, Ph.D. (člen) Ing. František Burian, Ph.D. (člen) doc. Ing. Petr Beneš, Ph.D. (předseda) Ing. Libor Veselý, Ph.D. (místopředseda) Ing. Radek Štohl, Ph.D. (člen) | cs |
| but.defence | Student obhajoval práci na téma "Implementace systému pro testování integrovaných obvodů pomocí JTAG rozhraní". Student obhájil diplomovou práci. Komise neměla žádné námitky k řešené práci. Po krátké prezentaci s videem a ukázkovou DPS student odpověděl na dvě otázky oponentky a v průběhu odborné rozpravy odpověděl na doplňující dotaz: - Jakým způsobem se testovaný modul odmontuje od testovací (ukázkové) desky? | cs |
| but.jazyk | čeština (Czech) | |
| but.program | Kybernetika, automatizace a měření | cs |
| but.result | práce byla úspěšně obhájena | cs |
| dc.contributor.advisor | Petyovský, Petr | cs |
| dc.contributor.author | Prášil, Pavel | cs |
| dc.contributor.referee | Zachariášová, Marcela | cs |
| dc.date.created | 2024 | cs |
| dc.description.abstract | Tato diplomová práce se zabývá testováním integrovaných obvodů s procesorem RISC-V pomocí JTAG protokolu. Cílem práce je návrh modulu pro podporu dvouvodičové varianty JTAG protokolu a návrh rozšiřujícího protokolu pro přístup na systémovou sběrnici RISC-V procesoru pomocí JTAG rozhraní. Navržený modul bude použit pro testování integrovaného obvodu pomocí dvouvodičového JTAG rozhraní za účelem redukce počtu pinů dedikovaných pro JTAG rozhraní. Rozšiřující protokol bude sloužit pro zkrácení doby nutné k testování integrovaných obvodů. Práce obsahuje popis systému pro testování RISC-V procesorů, návrh a implementaci modulu pro dvouvodičový JTAG protokol a také návrh a implementaci modulu pro přístup na systémovou sběrnici pomocí rozšiřujícího protokolu. Součástí práce je také rozšíření testovacího SW prostředí o funkce pro komunikaci pomocí rozšiřujícího protokolu a ověření funkčnosti HW řešení. V práci je také uvedeno vyhodnocení časové efektivity realizovaného komunikačního řešení. | cs |
| dc.description.abstract | This master thesis deals with testing integrated circuits containing RISC-V processor core using JTAG protocol. This thesis objective is to design a module for 2-wire JTAG protocol support and design of an extending protocol for RISC-V processor system bus access. Designed module will be used for the integrated circuit testing using a 2-wire JTAG interface in order to reduce the number of pins dedicated for JTAG interface. The extending protocol will be used to reduce time spent by integrated circuits testing. The thesis contains description of the RISC-V testing system, design and implementation of module for 2-wire JTAG protocol support and also design and implementation of module for system bus access by the extending protocol. The thesis also includes extension of testing SW environment by support of communication using the extending protocol and verification of HW solution functionality. The thesis contain evaluation of time efficiency of implemented communication solution. | en |
| dc.description.mark | A | cs |
| dc.identifier.citation | PRÁŠIL, P. Implementace systému pro testování integrovaných obvodů pomocí JTAG rozhraní [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2024. | cs |
| dc.identifier.other | 160098 | cs |
| dc.identifier.uri | http://hdl.handle.net/11012/246052 | |
| dc.language.iso | cs | cs |
| dc.publisher | Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií | cs |
| dc.rights | Standardní licenční smlouva - přístup k plnému textu bez omezení | cs |
| dc.subject | JTAG | cs |
| dc.subject | FPGA | cs |
| dc.subject | VHDL | cs |
| dc.subject | SystemVerilog | cs |
| dc.subject | Python | cs |
| dc.subject | RISC-V | cs |
| dc.subject | testování integrovaných obvodů | cs |
| dc.subject | JTAG | en |
| dc.subject | FPGA | en |
| dc.subject | VHDL | en |
| dc.subject | SystemVerilog | en |
| dc.subject | Python | en |
| dc.subject | RISC-V | en |
| dc.subject | IC testing | en |
| dc.title | Implementace systému pro testování integrovaných obvodů pomocí JTAG rozhraní | cs |
| dc.title.alternative | Implementation of system for IC testing via JTAG interface | en |
| dc.type | Text | cs |
| dc.type.driver | masterThesis | en |
| dc.type.evskp | diplomová práce | cs |
| dcterms.dateAccepted | 2024-06-05 | cs |
| dcterms.modified | 2024-06-06-13:57:59 | cs |
| eprints.affiliatedInstitution.faculty | Fakulta elektrotechniky a komunikačních technologií | cs |
| sync.item.dbid | 160098 | en |
| sync.item.dbtype | ZP | en |
| sync.item.insts | 2025.03.26 14:41:54 | en |
| sync.item.modts | 2025.01.17 09:40:18 | en |
| thesis.discipline | bez specializace | cs |
| thesis.grantor | Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. Ústav automatizace a měřicí techniky | cs |
| thesis.level | Inženýrský | cs |
| thesis.name | Ing. | cs |
Files
Original bundle
1 - 3 of 3
Loading...
- Name:
- final-thesis.pdf
- Size:
- 4.14 MB
- Format:
- Adobe Portable Document Format
- Description:
- file final-thesis.pdf
Loading...
- Name:
- appendix-1.zip
- Size:
- 8.06 MB
- Format:
- Unknown data format
- Description:
- file appendix-1.zip
Loading...
- Name:
- review_160098.html
- Size:
- 6.32 KB
- Format:
- Hypertext Markup Language
- Description:
- file review_160098.html