PRÁŠIL, P. Implementace systému pro testování integrovaných obvodů pomocí JTAG rozhraní [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2024.
Zadání diplomové práce Bc. Pavla Prášila bylo externím zadáním společnosti, ASICentrum spol. s r.o. V rámci řešení práce komunikoval student také s externím konzultantem Ing. Radkem Hájkem, který se podílel již na tvorbě zadání a vypracoval také posudek konzultanta práce, ve kterém kladně hodnotí samostatnost, pečlivost i diplomantův aktivní přístup, se kterým se v rámci působení ve společnosti při řešení problémů vždy prezentoval. Dále konzultant kladně hodnotí výsledné řešení jako plně použitelné v budoucím projektu společnosti. Na výsledné řešení již společnost uzavřela s VUT licenční smlouvu o užití školního díla. Konzultant diplomanta hodnotí stupněm: Výborně – A. Úkolem studenta bylo navrhnout a realizovat HDL modul pro testování zákaznických obvodů, obsahujících RISC-V procesor, s využitím 2-vodičového JTAG rozhraní. Dalším úkolem diplomanta bylo demonstrovat funkčnost celého komunikačního řešení a určit jeho časovou efektivitu pomocí zvolených testů. V závěrečných kapitolách měl diplomant také zhodnotit dosažené výsledky a navrhnout další vylepšení. V rámci práce diplomant navrhl koncepci celého řešení a definoval jednotlivé moduly v jazyce VHDL. Navrhl, implementoval a otestoval datovou propustnost výsledného komunikačního řešení. Jako vedoucí práce mohu zodpovědně konstatovat, že požadované cíle práce byly splněny. Student věnoval řešení práce dostatek času, jednotlivé úkoly si už v počátcích řešení práce vhodně rozvrhl. Pracoval průběžně a ani v závěru se nedostal do časové tísně. Konzultace navštěvoval pravidelně, vždy prezentoval průběžně dosažené výsledky. Práce má dostatečný rozsah stran. Dosažené výsledky, formální i prezentační úroveň zpracování práce jednoznačně svědčí o inženýrských schopnostech studenta. Předložené práci navrhuji hodnocení: Výborně – A. (95)
Prezentačná úroveň: Práca ma vhodný rozsah, jednotlivé kapitoly na seba logicky nadväzujú. Sú splnené všetky body zadania, jednotlivým bodom zadania sa venujú samostatné kapitoly. Študent dostatočne popisuje pôvodné riešenie realizované v rámci Debug Modulu procesorového sub-systému RISC-V, následne popisuje vhodnou formou svoje navrhnuté a implementované rozšírenia/optimalizácie. (95b) Formálna úroveň: V práci som nenašla chyby, je zrozumiteľná. (95b) Literatúra: Je vhodne zvolená s ohľadom na praktické zameranie práce. (90b) Odborná úroveň: Práca má netriviálne zadanie. Vyžadovala zoznámenie sa s pokročilými technikami testovania RISC-V systémov v rámci oficiálnej Debug špecifikácie, JTAG rozhraním, testovacím SW na strane debuggeru, systémovou zbernicou na strane procesoru. Študent bol schopný všetko precízne naštudovať a navrhnúť: modul pre podporu 2-drátového JTAG rozhrania, dve varianty protokolu nad JTAG rozhraním pre optimalizáciu odosielania a čítania dát zo systémovej zbernice za účelom celkového urýchlenia systémového testu, a modul pre podporu týchto protokolov. Oceňujem precíznu verifikáciu na úrovni simulácii, aj pomocou FPGA. Realizačný výstup je použiteľný v praxi a je plne funkčný (demonštrované osobne študentom). Výsledné porovnanie doby testovania pri prístupe do rôznych systémových pamätí poukazuje na výborný výsledok práce. (95b)
eVSKP id 160098