Úkázky hardwarové akcelerace na přípravku Pynq Z2
Loading...
Date
Authors
Vosyka, Pavel
Advisor
Referee
Mark
E
Journal Title
Journal ISSN
Volume Title
Publisher
Vysoké učení technické v Brně. Fakulta informačních technologií
ORCID
Abstract
Práce se zabývá hardwarovou akcelerací na platformě Pynq Z2 osazenou technologií Xilinx Zynq. Na této platformě byly navrženy tři úlohy demonstrující hardwarovou akceleraci. Primárním cílem úloh bylo prezentovat hardwarovou akceleraci pro výukové účely, proto byla snaha je vytvořit co nejjednodušeji, aby byly dobře pochopitelné. Hardwarové akcelerátory jsou napsány v jazyku VHDL a jejich obsluha je zajištěna pomocí aplikace v Pythonu v rámci technologie Pynq. Všechny úlohy byly implementovány a ověřeny na dostupném hardwarovém přípravku.
The work deals with a hardware acceleration on the Zynq platform with Pynq technology. Three examples demonstrating hardware acceleration were designed for teaching purposes. The effort was to make examples as simple as possible to make them easy to understand. Hardware accelerators are implemented in VHDL language and driven by implemented Python application. The examples were successfully implemented and evaluated.
The work deals with a hardware acceleration on the Zynq platform with Pynq technology. Three examples demonstrating hardware acceleration were designed for teaching purposes. The effort was to make examples as simple as possible to make them easy to understand. Hardware accelerators are implemented in VHDL language and driven by implemented Python application. The examples were successfully implemented and evaluated.
Description
Keywords
Hardwarová akcelerace , Pynq , Pynq Z2 , Zynq , Xilinx , Hardware acceleration , Pynq , Pynq Z2 , Zynq , Xilinx
Citation
VOSYKA, P. Úkázky hardwarové akcelerace na přípravku Pynq Z2 [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2022.
Document type
Document version
Date of access to the full text
Language of document
cs
Study field
Vestavěné systémy
Comittee
doc. Ing. Jan Kořenek, Ph.D. (předseda)
doc. Ing. Vladimír Drábek, CSc. (místopředseda)
doc. Ing. Jiří Jaroš, Ph.D. (člen)
Ing. Ondřej Lengál, Ph.D. (člen)
doc. Ing. Tomáš Martínek, Ph.D. (člen)
Ing. Josef Strnadel, Ph.D. (člen)
Date of acceptance
2022-06-17
Defence
Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se poté seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm E. Otázky u obhajoby: Co vedlo na výběr GPIO kontroléru jako vhodného způsobu pro komunikaci mezi procesorem a FPGA akcelerátorem? Proč byl tento přístup upřednostněn před standardními cestami skrz AXI Endpoint šablonu nebo DMA modul? V použitém nástroji Vivado jsou obě tyto cesty jednoduše dostupné. Proč byly pro všechny úlohy zvolené implementace zjednodušených verzí problémů? Je autor sám spokojen s kvalitou textové a realizační části své diplomové práce nebo by své výsledky raději doplnil/opravil? Proč úloha hledání řetězců škáluje superlineárně pro počet modulů? Proč byla implementace v jazyce Python o tolik pomalejší? Jakou část práce považujete jako nejsložitější? Jak jste měřil dobu trvání jednotlivých úloh? Je vaše práce z pedagogického hlediska použitelná pro studenty?
Result of defence
práce byla úspěšně obhájena