Návrh protokolu hardwarového akcelerátoru náročných výpočtů nad více jádry
| but.committee | prof. Ing. Jaroslav Koton, Ph.D. (předseda) prof. Ing. Radimír Vrba, CSc. (místopředseda) doc. Ing. Radovan Novotný, Ph.D. (člen) doc. Ing. Jaroslav Kadlec, Ph.D. (člen) Ing. Zoltán Szabó, Ph.D. (člen) | cs |
| but.defence | Student seznámil státní zkušební komisi s řešením své diplomové práce a zodpověděl otázky a připomínky oponenta. Dále odpověděl na otázky komise: Součástí protokolu přenosu dat mezi hlavním směrovačem a obalem jádra je i číslo úlohy. Proč je zde nutné přenášet i číslo úlohy? Nebylo by např. výhodnější uložit číslo úlohy v hlavním směrovači a při odpovědi od obalu jádra připojit do odpovědi pro řídící počítač čislo úlohy na základě adresy jádra? Dle popisu protokolu je délka přenášených dat stejná pro všechny operace. Pokud budou v akceleračním systému implementovány operace s výrazně různou šířkou vstupních dat (např. 8 bitů vs 1024 bitů), bude délka přenášených dat stejná pro všechny operace? Jakým způsobem by bylo možné modifikovat protokol, aby byla zohledněna rozdílná šířka dat pro různé operace? Proč nebyla použita standartní architektura komunikačního protokolu? Jakým způsobem probíhá verifikace funkčnosti celého protokolu? | cs |
| but.jazyk | čeština (Czech) | |
| but.program | Elektrotechnika, elektronika, komunikační a řídicí technika | cs |
| but.result | práce byla úspěšně obhájena | cs |
| dc.contributor.advisor | Šťáva, Martin | cs |
| dc.contributor.author | Bareš, Jan | cs |
| dc.contributor.referee | Dvořák, Vojtěch | cs |
| dc.date.created | 2018 | cs |
| dc.description.abstract | Práce se zabývá návrhem komunikačního protokolu, který má umožnit přenos dat mezi řídicím počítačem a výpočetními jádry, implementovanými na čipy FPGA. Účelem komunikace je urychlení výpočetně náročných softwarových algoritmů pro neproudové zpracování dat jejich hardwarovým výpočtem v akceleračním systému. Práce definuje terminologii použitou pro návrh protokolu a analyzuje současná řešení vymezeného problému. Poté práce provádí návrh struktury vlastního akceleračního systému a návrh komunikačnímu protokolu. v hlavní části práce popisuje implementaci protokolu provedenou v jazyku VHDL a simulaci implementovaných modulů. Na závěr uvádí způsob aplikace navrženého řešení a diskutuje možnosti rozšíření této práce. | cs |
| dc.description.abstract | This work deals with design of communication protocol for data transmission between control computer and computing cores implemented on FPGA chips. The purpose of the communication is speeding the performance demanding software algorithms of non-stream data processing by their hardware computation on accelerating system. The work defines a terminology used for protocol design and analyses current solutions of given issue. After that the work designs structure of the accelerating system and communication protocol. In the main part the work describes the implementation of the protocol in VHDL language and the simulation of implemented modules. At the end of the work the aplication of designed solution is presented along with possible extension of this work. | en |
| dc.description.mark | A | cs |
| dc.identifier.citation | BAREŠ, J. Návrh protokolu hardwarového akcelerátoru náročných výpočtů nad více jádry [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2018. | cs |
| dc.identifier.other | 111776 | cs |
| dc.identifier.uri | http://hdl.handle.net/11012/80760 | |
| dc.language.iso | cs | cs |
| dc.publisher | Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií | cs |
| dc.rights | Standardní licenční smlouva - přístup k plnému textu bez omezení | cs |
| dc.subject | Hardwarová akcelerace | cs |
| dc.subject | urychlovač | cs |
| dc.subject | akcelerační systém | cs |
| dc.subject | FPGA | cs |
| dc.subject | návrh protokolu | cs |
| dc.subject | komunikační protokol | cs |
| dc.subject | Hardware acceleration | en |
| dc.subject | accelerator | en |
| dc.subject | acceleration system | en |
| dc.subject | FPGA | en |
| dc.subject | design of protocol | en |
| dc.subject | communication protocol | en |
| dc.title | Návrh protokolu hardwarového akcelerátoru náročných výpočtů nad více jádry | cs |
| dc.title.alternative | A Hardware-acceleration Protocol Design for Demanding Computations over Multiple Cores | en |
| dc.type | Text | cs |
| dc.type.driver | masterThesis | en |
| dc.type.evskp | diplomová práce | cs |
| dcterms.dateAccepted | 2018-06-05 | cs |
| dcterms.modified | 2018-06-08-11:09:41 | cs |
| eprints.affiliatedInstitution.faculty | Fakulta elektrotechniky a komunikačních technologií | cs |
| sync.item.dbid | 111776 | en |
| sync.item.dbtype | ZP | en |
| sync.item.insts | 2025.03.26 13:31:12 | en |
| sync.item.modts | 2025.01.15 15:21:55 | en |
| thesis.discipline | Mikroelektronika | cs |
| thesis.grantor | Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. Ústav mikroelektroniky | cs |
| thesis.level | Inženýrský | cs |
| thesis.name | Ing. | cs |
Files
Original bundle
1 - 3 of 3
Loading...
- Name:
- final-thesis.pdf
- Size:
- 3.19 MB
- Format:
- Adobe Portable Document Format
- Description:
- final-thesis.pdf
Loading...
- Name:
- review_111776.html
- Size:
- 8.63 KB
- Format:
- Hypertext Markup Language
- Description:
- file review_111776.html