BAREŠ, J. Návrh protokolu hardwarového akcelerátoru náročných výpočtů nad více jádry [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2018.
Student Jan Bareš vypracoval diplomovou práci, která je částí obsáhlého projektu vývoje elektronického systému pro urychlování výpočtů se zaměřením na jeho diagnostiku. Diplomová práce je prvním stavebním kamenem zmíněného projektu a svým charakterem je prací vývojovou z oblasti číslicového návrhu. Hlavním cílem práce byl návrh komunikačního protokolu a jeho implementace především ve směrovači úloh realizovatelným v FPGA; vedlejším cílem potom architektura akceleračního systému a jeho ověření (verifikace). Student Jan Bareš se úkolu a zpracování diplomové práce zhostil s pečlivostí sobě vlastní. Na konzultace docházel pravidelně a dobrovolně se o ně hlásil; na nich jsme společně diskutovali a zdůvodňovali si návrhy jednotlivých částí systému a upřesnili si naše představy o vymezení a řešení problému. Student prokázal výtečnou schopnost zorientovat se v problematice akceleračních a síťových systémů a projevil vynikající analytické schopnosti k řešení složitých technických problémů. Přístup Jana Bareše k řešení problému hodnotím jako výborný – úkoly řešil samostatně a se zájmem, k práci se stavěl velmi aktivně, požadavky vyplývající z výsledků našich společných konzultací do práce vždy zahrnul. Z hlediska odborného a obsahového jsem s prací velmi spokojen. Studentovi se podařilo teoreticky navrhnout komunikační protokol zamýšleného akceleračního systému a prakticky v jazyku VHDL popsat směrovače úloh implementovatelné (syntetizovatelné) do FPGA a vytvořit verifikační prostředí pro základní ověření funkčnosti – výsledkem jeho snažení je použitelná a technicky realizovatelná komunikační vrstva směrovače úloh a obaly výpočetních jader. Rešeršní část práce přehledně podává shrnutí stavu řešené problematiky. Teoretickou i praktickou část zpracoval výborně. Z hlediska formálního je textová část DP výborně strukturována – kapitoly na sebe logicky navazují, v úvodu kapitol uvádí propojující text, popř. požadavky, z nichž samotný návrh komunikačního protokolu a architektura akceleračního systému vychází. Kapitoly jsou velmi dobře zpracovány, k tématu práce se bezvýhradně vztahují. Text práce je přiměřeně čtivý. Použité zdroje jsou v přiměřeném počtu a jsou řádně citovány podle doporučené citační normy. Z hlediska jazykového shledávám práci rovněž velice kvalitní, propracovanou a zdařilou – se zanedbatelným počtem pravopisných chyb a překlepů (např. „d o menších“ na str. 26; „na obr. č. 6. a obr.“ na str. 29; „v tab. č.11“ na str. 35; „popisu kódu. [23].“ na str. 37; „modelu ale pouze“ na str. 64 aj.), dodržující současná pravidla jazyka českého. Drobnou připomínku mám k použití mluvnického budoucího času a několika modálních sloves v kap. 4, které jsou spíše vhodné pro projekt (plán) DP, ale v samotné DP bych doporučil nahradit je vhodně časem přítomným, popř. minulým. Závěrem konstatuji, že zadání práce bylo zcela splněno. Protože student Jan Bareš prokázal vynikající schopnosti analyzovat a řešit nelehké teoreticko-praktické technické problémy, protože textovou část práce na magisterské úrovni sepsal bezmála výborně, jednoznačně hodnotím inženýrskou diplomovou práci Jana Bareše celkovou známkou A (výborně) s počtem 98 bodů a doporučuji k obhajobě.
Předložená diplomová práce se věnuje oblasti urychlení náročných výpočtů pomocí hardwareové akcelerace. Student příspívá k řešení této problematiky návrhem vlastního komunikačního protokolu pro distribuci výpočtů do množství nezávislých výpočetních jader. Text práce je logicky členěn. V úvodu práce jsou nejprve definovány pojmy používané v textu práce a požadavky na akcelerační systém a následně jsou analyzována komerčně dostupná řešení vzhledem ke stanoveným požadavkům. V druhé části práce je navržena architektura akceleračního systému a definován protokol přenosu dat mezi jednotlivými účastníky. V poslední části práce je provedena implementace a verifikace dvou klíčových účastníků komunikace, hlavního přepínače, tvořícího rozhraní mezi řídícím počítačem a sítí výpočetních jader, a obalu výpočetního jádra. Z odborného hlediska je práce na velmi dobré úrovni. Popis protokolu je srozumitelný a dostatečně detailní. V kapitole popisující implementaci klíčových prvků systému však chybí bloková schémata jednotlivých částí, které by čtenáři usnadnily pochopení návrhu. Stejně tak postrádám detailní popis struktury pamětí v hlavním směrovači uchovávajících informace o struktuře celé sítě. V kapitole 7 (Návrh pokračování práce) by bylo vhodné konfigurační parametry pro lepší přehlednost shrnout do tabulky. I přes drobné nedostatky v popisu implementace považuji práci za velmi kvalitní a navrhuji hodnocení A/95 bodů.
eVSKP id 111776