but.committee	doc. Dr. Ing. Otto Fučík (předseda) doc. Ing. Vladimír Drábek, CSc. (místopředseda) doc. Ing. Radek Burget, Ph.D. (člen) Ing. Martin Hrubý, Ph.D. (člen) doc. Ing. Michal Španěl, Ph.D. (člen)	cs
but.defence	Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se poté seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázku oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm B. Otázky u obhajoby: Bylo by možné upravit jednotku DMA tak, aby byla schopna fungovat efektivněji v případě, že nebude problém s ACP řešitelný?	cs
but.jazyk	čeština (Czech)
but.program	Informační technologie	cs
but.result	práce byla úspěšně obhájena	cs
dc.contributor.advisor	Kořenek, Jan	cs
dc.contributor.author	Novák, David	cs
dc.contributor.referee	Košař, Vlastimil	cs
dc.date.created	2018	cs
dc.description.abstract	Tato práce se zabývá návrhem, implementací a testováním 10 Gb Ethernet rozhraní pro čip Arria 10 SoC (kombinace FPGA a ARM Cortex-A9). Je zde popsána podoba rozhraní, jeho součástí a komunikace mezi nimi. Hlavní pozornost je věnována MAC vrstvě, která byla v rámci práce navržena a implementována. Druhým aspektem práce je problém zvyšujících se nároků systémů pro zpracování paketů na výkon CPU. Při rychlostech 10 Gb/s a vyšších již výkon běžných procesorů nepostačuje a je nutné hledat alternativní řešení - konkrétně akcelerace některých úkonů v FPGA a využití nových způsobů práce s pakety. Součástí práce je proto popis DPDK (knihovny pro rychlé zpracování paketů) a implementace DPDK rozhraní pro vytvořený modul MAC.	cs
dc.description.abstract	This thesis addresses design, implementation and testing of 10 Gb Ethernet interface for chip Arria 10 SoC (combination of FPGA and ARM Cortex-A9). Composition of the interface, its parts and communication between them is described with main focus being on MAC layer, which was designed and implemented in the course of this work. Secondary aspect of this thesis is increasing CPU performance demands for processing of packets and problems it brings. The performance of common CPUs is seriously lacking with network speeds over 10 Gb/s and alternative solutions has to be considered - namely acceleration of some tasks using FPGA and utilization of new ways of packet processing. Therefore, the description of DPDK (library for fast packet processing) as well as implementation of DPDK interface for newly created MAC module, are part of this thesis.	en
dc.description.mark	B	cs
dc.identifier.citation	NOVÁK, D. Implementace rozhraní 10Gb Ethernetu pro Arria 10 SoC [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2018.	cs
dc.identifier.other	114847	cs
dc.identifier.uri	http://hdl.handle.net/11012/85174
dc.language.iso	cs	cs
dc.publisher	Vysoké učení technické v Brně. Fakulta informačních technologií	cs
dc.rights	Standardní licenční smlouva - přístup k plnému textu bez omezení	cs
dc.subject	Ethernet	cs
dc.subject	MAC	cs
dc.subject	DPDK	cs
dc.subject	Zásobník síťových protokolů OS Linux	cs
dc.subject	Schránky	cs
dc.subject	FPGA	cs
dc.subject	Arria 10	cs
dc.subject	VHDL	cs
dc.subject	výkon síťových rozhraní	cs
dc.subject	Ethernet	en
dc.subject	MAC	en
dc.subject	DPDK	en
dc.subject	Linux Network Stack	en
dc.subject	Network Sockets	en
dc.subject	FPGA	en
dc.subject	Arria 10	en
dc.subject	VHDL	en
dc.subject	performance of network interfaces	en
dc.title	Implementace rozhraní 10Gb Ethernetu pro Arria 10 SoC	cs
dc.title.alternative	Implementation of 10 Gb Ethernet Interface for Arria 10 SoC	en
dc.type	Text	cs
dc.type.driver	bachelorThesis	en
dc.type.evskp	bakalářská práce	cs
dcterms.dateAccepted	2018-06-12	cs
dcterms.modified	2020-05-10-16:13:26	cs
eprints.affiliatedInstitution.faculty	Fakulta informačních technologií	cs
sync.item.dbid	114847	en
sync.item.dbtype	ZP	en
sync.item.insts	2025.03.18 19:07:47	en
sync.item.modts	2025.01.17 12:20:17	en
thesis.discipline	Informační technologie	cs
thesis.grantor	Vysoké učení technické v Brně. Fakulta informačních technologií. Ústav počítačových systémů	cs
thesis.level	Bakalářský	cs
thesis.name	Bc.	cs

Implementace rozhraní 10Gb Ethernetu pro Arria 10 SoC

Files

Original bundle

Collections