Implementace rozhraní 10Gb Ethernetu pro Arria 10 SoC

Abstract

Tato práce se zabývá návrhem, implementací a testováním 10 Gb Ethernet rozhraní pro čip Arria 10 SoC (kombinace FPGA a ARM Cortex-A9). Je zde popsána podoba rozhraní, jeho součástí a komunikace mezi nimi. Hlavní pozornost je věnována MAC vrstvě, která byla v rámci práce navržena a implementována. Druhým aspektem práce je problém zvyšujících se nároků systémů pro zpracování paketů na výkon CPU. Při rychlostech 10 Gb/s a vyšších již výkon běžných procesorů nepostačuje a je nutné hledat alternativní řešení - konkrétně akcelerace některých úkonů v FPGA a využití nových způsobů práce s pakety. Součástí práce je proto popis DPDK (knihovny pro rychlé zpracování paketů) a implementace DPDK rozhraní pro vytvořený modul MAC.This thesis addresses design, implementation and testing of 10 Gb Ethernet interface for chip Arria 10 SoC (combination of FPGA and ARM Cortex-A9). Composition of the interface, its parts and communication between them is described with main focus being on MAC layer, which was designed and implemented in the course of this work. Secondary aspect of this thesis is increasing CPU performance demands for processing of packets and problems it brings. The performance of common CPUs is seriously lacking with network speeds over 10 Gb/s and alternative solutions has to be considered - namely acceleration of some tasks using FPGA and utilization of new ways of packet processing. Therefore, the description of DPDK (library for fast packet processing) as well as implementation of DPDK interface for newly created MAC module, are part of this thesis.