Akcelerace identifikace HTTP hlaviček v obvodech FPGA
| but.committee | doc. Ing. Ivan Szendiuch, CSc. (předseda) prof. Ing. Dalibor Biolek, CSc. (místopředseda) Ing. Břetislav Mikel, Ph.D. (člen) doc. Ing. Jan Pekárek, Ph.D. (člen) Ing. Miroslav Zatloukal (člen) | cs |
| but.defence | Student seznámil státní zkušební komisi s řešením své bakalářské práce a zodpověděl otázky a připomínky oponenta. Dále odpověděl na otázky komise: 1) Jaké je praktické použití? | cs |
| but.jazyk | slovenština (Slovak) | |
| but.program | Elektrotechnika, elektronika, komunikační a řídicí technika | cs |
| but.result | práce byla úspěšně obhájena | cs |
| dc.contributor.advisor | Pristach, Marián | sk |
| dc.contributor.author | Bryndza, Ivan | sk |
| dc.contributor.referee | Dvořák, Vojtěch | sk |
| dc.date.created | 2015 | cs |
| dc.description.abstract | Táto bakalárska práca sa zaoberá hardvérovou akceleráciou identifikácie hlavičiek HTTP protokolu, ktorý je na internete veľmi rozšírený. Cieľom je navrhnúť a implementovať hardvérovú architektúru, ktorá bude slúžiť na detekciu prítomnosti HTTP protokolu v pakete a bude dosahovať priepustnosť potrebnú k monitorovaniu na 100-gigabitových sieťach. V architektúre bol využitý nedeterministický stavový automat a vysoký stupeň paralelizmu na detekciu regulárnych výrazov. | sk |
| dc.description.abstract | The bachelor thesis deals with hardware accelerated identification of HTTP protocol headers, since HTTP is the most used protocol on the Internet. The goal is to design and implement a hardware architecture which will be used for detection of HTTP header in packet, and to achieve the throughput needed for monitoring of 100 Gbps networks. Nondeterministic finite automata and massive parallelism has been used for pattern match detection. | en |
| dc.description.mark | A | cs |
| dc.identifier.citation | BRYNDZA, I. Akcelerace identifikace HTTP hlaviček v obvodech FPGA [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2015. | cs |
| dc.identifier.other | 85919 | cs |
| dc.identifier.uri | http://hdl.handle.net/11012/41535 | |
| dc.language.iso | sk | cs |
| dc.publisher | Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií | cs |
| dc.rights | Standardní licenční smlouva - přístup k plnému textu bez omezení | cs |
| dc.subject | HTTP | sk |
| dc.subject | nedeterministický konečný stavový automat | sk |
| dc.subject | BRAM | sk |
| dc.subject | programovateľné hradlové pole | sk |
| dc.subject | VHDL | sk |
| dc.subject | HTTP | en |
| dc.subject | Nondeterministic Finite Automata (NFA) | en |
| dc.subject | BRAM | en |
| dc.subject | Field Programmable Gate Array (FPGA) | en |
| dc.subject | VHDL | en |
| dc.title | Akcelerace identifikace HTTP hlaviček v obvodech FPGA | sk |
| dc.title.alternative | Acceleration unit for HTTP headers identification in FPGA | en |
| dc.type | Text | cs |
| dc.type.driver | bachelorThesis | en |
| dc.type.evskp | bakalářská práce | cs |
| dcterms.dateAccepted | 2015-06-15 | cs |
| dcterms.modified | 2015-06-17-15:45:14 | cs |
| eprints.affiliatedInstitution.faculty | Fakulta elektrotechniky a komunikačních technologií | cs |
| sync.item.dbid | 85919 | en |
| sync.item.dbtype | ZP | en |
| sync.item.insts | 2025.03.16 23:41:32 | en |
| sync.item.modts | 2025.01.15 13:42:53 | en |
| thesis.discipline | Mikroelektronika a technologie | cs |
| thesis.grantor | Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. Ústav mikroelektroniky | cs |
| thesis.level | Bakalářský | cs |
| thesis.name | Bc. | cs |