BRYNDZA, I. Akcelerace identifikace HTTP hlaviček v obvodech FPGA [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2015.
Cílem bakalářské práce byl návrh a implementace akcelerace identifikace HTTP hlaviček do obvodů FPGA. Textová část práce je přehledně rozdělena na teoretickou část a praktickou část, která podrobně popisuje navržený systém. Formální stránka práce je na odpovídající úrovni. Praktická část práce je na vysoké odborné úrovni. Student v rámci řešení bakalářské práce nastudoval komplexní problematiku v oblasti přenosu dat v sítích s přenosovou rychlostí 100 Gbps a navrhl architekturu pro detekci HTTP paketů v reálném čase s využitým regulárních výrazů. Navrženou architekturu následně popsal v jazyce VHDL a implementoval do obvodu FPGA. Práce svým rozsahem a náročností v oblasti zpracování dat překračuje požadavky kladené na bakalářské práce. Student pracoval samostatně pod vedením konzultanta z firmy CESNET a výsledky pravidelně konzultoval. Práci doporučuji k obhajobě a na základě uvedených informací hodnotím stupněm výborně (98b).
Student Ivan Bryndza vypracoval bakalářskou práci na téma Akcelerace identifikace HTTP hlaviček v obvodech FPGA. Práce je rozdělena do tří částí. V první části student představuje protokol HTTP, regulární jazyk a teorii nedeterministických konečných stavových automatů. V druhé části je popsána zvolená architektura obvodu a ve třetí části jsou shrnuty výsledky simulace a implementace do obvodu FPGA. Po odborné stránce je práce na velmi dobré úrovni. Z formálního hlediska je práce na dobré úrovni, jednotlivé kapitoly na sebe logicky navazují, text je vhodně doplněn obrázky, které usnadňují pochopení návrženého zapojení. Celkově práci považuji za velmi kvalitní a i s ohledem na obtížnost zadání, které přesahuje obvyklou náročnost zadání bakalářské práce, navrhuji hodnocení A/100 bodů.
eVSKP id 85919