Akcelerace identifikace HTTP hlaviček v obvodech FPGA

Abstract

Táto bakalárska práca sa zaoberá hardvérovou akceleráciou identifikácie hlavičiek HTTP protokolu, ktorý je na internete veľmi rozšírený. Cieľom je navrhnúť a implementovať hardvérovú architektúru, ktorá bude slúžiť na detekciu prítomnosti HTTP protokolu v pakete a bude dosahovať priepustnosť potrebnú k monitorovaniu na 100-gigabitových sieťach. V architektúre bol využitý nedeterministický stavový automat a vysoký stupeň paralelizmu na detekciu regulárnych výrazov.The bachelor thesis deals with hardware accelerated identification of HTTP protocol headers, since HTTP is the most used protocol on the Internet. The goal is to design and implement a hardware architecture which will be used for detection of HTTP header in packet, and to achieve the throughput needed for monitoring of 100 Gbps networks. Nondeterministic finite automata and massive parallelism has been used for pattern match detection.