Moderní metody verifikace smíšených integrovaných obvodů

Abstract

Práce se zabývá metodami, které jsou vhodné pro verifikaci smíšených integrovaných obvodů. Důraz je přitom kladen na tzv. „Assertion-based“ verifikaci. Tato metoda je v praxi aplikovatelná pomocí jazyků PSL a SystemVerilog. Tyto jazyky jsou mezi sebou porovnány a samostatně otestovány, aby byl následně stanoven jejich potenciál a aby byly nalezeny jejich funkční hranice a omezení. Jeden z těchto jazyků bude následně začleněn do verifikačních postupů společnosti SCG Czech Design Center s. r. o., aby zde mohla být rozvinuta metoda ABV i v analogové a smíšené doméně.This work aims at methods, which are suitable for mixed-signal integrated circuit verification. The emphasis is on the Assertion-based verification. In practice there are two languages, which can be used for this method - PSL and SystemVerilog. These languages are compared between each other and individually tested to find their capabilities, functional limits and restrictions. One of them will be integrated into verification flow of SCG Czech Design Center s. r. o. company to develop ABV methodology in analog and mixed-signal domain.