Algoritmy souběžného technického a programového návrhu
| but.jazyk | čeština (Czech) | |
| but.program | Elektrotechnika a informatika | cs |
| but.result | práce byla úspěšně obhájena | cs |
| dc.contributor.advisor | Fučík, Otto | cs |
| dc.contributor.author | Vlach, Jan | cs |
| dc.contributor.referee | Schwarz, Josef | cs |
| dc.date.created | cs | |
| dc.description.abstract | Tento diplomový projekt se zabývá souběžným návrhem programového a technického vybavení vestavěných systémů. Zahrnuje jednak obecný popis celého tohoto procesu , jednak je tento postup ilustrován na návrhu, simulaci a implementaci FIR filtru. Je zde obsažen také popis návrhového programu Polis a simulačního systému Ptolemy. Závěr projektu je věnován generování simulačních modelů v jazyce VHDL včetně následné syntézy. | cs |
| dc.description.abstract | This master's thesis deals with a parallel design of the program and a technical equipment of embedded systems. It involves both a general description of the whole process and an illustration of the design, a simulation and implementation of the FIR filter. It also includes a description of the proposed program Polis and the simulation system Ptolemy. The conclusion of the project is devoted to a generation of simulation models in VHDL language incl. a subsequent synthesis. | en |
| dc.description.mark | D | cs |
| dc.identifier.citation | VLACH, J. Algoritmy souběžného technického a programového návrhu [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. . | cs |
| dc.identifier.other | 14873 | cs |
| dc.identifier.uri | http://hdl.handle.net/11012/187518 | |
| dc.language.iso | cs | cs |
| dc.publisher | Vysoké učení technické v Brně. Fakulta informačních technologií | cs |
| dc.rights | Standardní licenční smlouva - přístup k plnému textu bez omezení | cs |
| dc.subject | Souběžný návrh technického a programového vybavení | cs |
| dc.subject | souběžná simulace technického a programového vybavení | cs |
| dc.subject | specifikační jazyk Esterel | cs |
| dc.subject | program Polis | cs |
| dc.subject | simulační systém Ptolemy | cs |
| dc.subject | VHDL | cs |
| dc.subject | Hardware-software codesign | en |
| dc.subject | hardware-software cosimulation | en |
| dc.subject | specification language Esterel | en |
| dc.subject | program Polis | en |
| dc.subject | simulation system Ptolemy | en |
| dc.subject | VHDL | en |
| dc.title | Algoritmy souběžného technického a programového návrhu | cs |
| dc.title.alternative | Hardware-Software Codesign Algorithms | en |
| dc.type | Text | cs |
| dc.type.driver | masterThesis | en |
| dc.type.evskp | diplomová práce | cs |
| dcterms.modified | 2020-05-09-23:40:08 | cs |
| eprints.affiliatedInstitution.faculty | Fakulta informačních technologií | cs |
| sync.item.dbid | 14873 | en |
| sync.item.dbtype | ZP | en |
| sync.item.insts | 2025.03.26 15:01:22 | en |
| sync.item.modts | 2025.01.15 15:03:28 | en |
| thesis.discipline | Výpočetní technika a informatika | cs |
| thesis.grantor | Vysoké učení technické v Brně. Fakulta informačních technologií. Ústav počítačových systémů | cs |
| thesis.level | Inženýrský | cs |
| thesis.name | Ing. | cs |