Analýza a extrakce položek z hlaviček paketů v FPGA
Loading...
Date
Authors
Selecký, Roman
ORCID
Advisor
Referee
Mark
A
Journal Title
Journal ISSN
Volume Title
Publisher
Vysoké učení technické v Brně. Fakulta informačních technologií
Abstract
Zariadenia, ktoré sa zúčastňujú komunikácie prostredníctvom počítačových sietí, potrebujú spracovávať pakety a získavať informácie z hlavičiek protokolov. S nárastom počtu protokolov a častými zmienami v ich definíciách, vzniká potreba zaistiť nielen vysokú rýchlosť, ale aj flexibilitu analyzátorov paketov. Preto je cieľom tejto práce vytvoriť návrh jednotky, ktorá umožní jednoducho definovať nové protokoly a generovať výkonnú hardwarovú architektúru. Využitie jazyka P4, popisujúceho hlavičky prokolov a spracovávanie paketov, v kombinácii s možnosťou rekonfigurovať hradlové polia FPGA, nám umožňuje vytvoriť flexibilný analyzátor paketov. Aby bolo možné dostatočne rýchlo premietať zmeny v popise tohto analyzátora, bol vyvynutý program mapujúci popis v jazyku P4 do navrhnutej architektúry.
Network devices need to process packets and gather information from header fields. Packet parsers become outdated due to increasing number of protocols and frequent changes in their definitions. This thesis aims to create design of flexible and powerful packet parser. P4 language was designed to define packet processing. Flexible parsers can be constructed by combining potential of P4 with reconfigurable FPGA technology. Program mapping P4 language to designed architecture was implemented in order to promptly reflect changes in parser model.
Network devices need to process packets and gather information from header fields. Packet parsers become outdated due to increasing number of protocols and frequent changes in their definitions. This thesis aims to create design of flexible and powerful packet parser. P4 language was designed to define packet processing. Flexible parsers can be constructed by combining potential of P4 with reconfigurable FPGA technology. Program mapping P4 language to designed architecture was implemented in order to promptly reflect changes in parser model.
Description
Citation
SELECKÝ, R. Analýza a extrakce položek z hlaviček paketů v FPGA [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2016.
Document type
Document version
Date of access to the full text
Language of document
cs
Study field
Informační technologie
Comittee
doc. Ing. Josef Schwarz, CSc. (předseda)
doc. Ing. Ondřej Ryšavý, Ph.D. (místopředseda)
Dr. Ing. Petr Peringer (člen)
Ing. Igor Szőke, Ph.D. (člen)
doc. Ing. Zdeněk Vašíček, Ph.D. (člen)
Date of acceptance
2016-06-13
Defence
Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se poté seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázku oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm " A ". Otázky u obhajoby: Mohl byste stručně uvést jaké změny bude třeba provést v architektuře jednotky a procesu generování jednotky bude-li použita větší datová šířka vstupního rozhraní?
Result of defence
práce byla úspěšně obhájena
Document licence
Standardní licenční smlouva - přístup k plnému textu bez omezení