Návrh superskalárního RISC-V procesoru
| but.committee | doc. Ing. Jan Kořenek, Ph.D. (předseda) doc. Ing. Jiří Jaroš, Ph.D. (člen) doc. Dr. Ing. Otto Fučík (člen) doc. Ing. Tomáš Martínek, Ph.D. (člen) Ing. Vojtěch Mrázek, Ph.D. (člen) doc. Mgr. Adam Rogalewicz, Ph.D. (člen) | cs |
| but.defence | Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se poté seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další otázky přítomných, např. ohledně možností doplnění práce s dual-port pamětí v FPGA, plánovaného nasazení či možností rozšíření o specializované instrukce. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm B - velmi dobře. | cs |
| but.jazyk | angličtina (English) | |
| but.program | Informační technologie a umělá inteligence | cs |
| but.result | práce byla úspěšně obhájena | cs |
| dc.contributor.advisor | Jaroš, Jiří | en |
| dc.contributor.author | Salvet, Dominik | en |
| dc.contributor.referee | Šimek, Václav | en |
| dc.date.created | 2024 | cs |
| dc.description.abstract | Tato práce se zabývá návrhem a implementací superskalární mikroarchitektury RISC-V procesoru zaměřené na prostředí s omezenými zdroji. Za tímto účelem mikroarchitektura definuje sedmistupňovou zřetězenou linku s dvojitým vydáváním instrukcí, které vykonává v pořadí. Je popsána v jazyce SystemVerilog a lze ji snadno simulovat na počítači. Pomocí připravených nástrojů pouští vytvořený model procesoru programy napsané v RISC-V jazyce symbolických adres zkompilované GCC. Na základě provedeného testování bez speciální asistence kompilátoru procesor provede v průměru 0,88 instrukcí za cyklus, čímž poskytuje o 22,6 % vyšší výkon než jeho skalární protějšek. Vzhledem k tomu, že se navržená mikroarchitektura také vyhýbá nadměrné specializaci, poskytuje dobrý základ, který lze dále rozšiřovat a optimalizovat na základě profilování očekávaných programů, což vede k optimálnímu výkonu a využití zdrojů. | en |
| dc.description.abstract | This thesis deals with designing and implementing a superscalar RISC-V processor microarchitecture focused on environments with constrained resources. For that, the microarchitecture exposes a dual-issue seven-stage pipeline with in-order instruction execution. It is described in SystemVerilog and can be easily simulated on a computer. Using prepared tools, the created processor model runs RISC-V assembly programs compiled by GCC. Based on conducted testing without special compiler assistance, the processor executes 0.88 instructions per cycle on average, providing 22.6 % higher performance than its scalar counterpart. Considering that the microarchitecture also avoids unnecessary specialization, it provides a good base that can be further extended and optimized based on the profiling of expected programs, leading to optimal performance and use of resources. | cs |
| dc.description.mark | B | cs |
| dc.identifier.citation | SALVET, D. Návrh superskalárního RISC-V procesoru [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2024. | cs |
| dc.identifier.other | 155087 | cs |
| dc.identifier.uri | http://hdl.handle.net/11012/248999 | |
| dc.language.iso | en | cs |
| dc.publisher | Vysoké učení technické v Brně. Fakulta informačních technologií | cs |
| dc.rights | Standardní licenční smlouva - přístup k plnému textu bez omezení | cs |
| dc.subject | Superskalární procesor | en |
| dc.subject | instrukční sada RISC-V | en |
| dc.subject | zřetězené zpracování | en |
| dc.subject | vykonávání instrukcí v pořadí | en |
| dc.subject | dvojité vydávání instrukcí | en |
| dc.subject | otevřený hardware | en |
| dc.subject | SystemVerilog | en |
| dc.subject | simulační testbench | en |
| dc.subject | Superscalar processor | cs |
| dc.subject | RISC-V instruction set | cs |
| dc.subject | instruction pipelining | cs |
| dc.subject | in-order execution | cs |
| dc.subject | dual-issue architecture | cs |
| dc.subject | open-source hardware | cs |
| dc.subject | SystemVerilog | cs |
| dc.subject | simulation testbench | cs |
| dc.title | Návrh superskalárního RISC-V procesoru | en |
| dc.title.alternative | Design of Superscalar RISC-V Processor | cs |
| dc.type | Text | cs |
| dc.type.driver | masterThesis | en |
| dc.type.evskp | diplomová práce | cs |
| dcterms.dateAccepted | 2024-06-20 | cs |
| dcterms.modified | 2024-06-20-12:27:52 | cs |
| eprints.affiliatedInstitution.faculty | Fakulta informačních technologií | cs |
| sync.item.dbid | 155087 | en |
| sync.item.dbtype | ZP | en |
| sync.item.insts | 2025.03.26 15:38:30 | en |
| sync.item.modts | 2025.01.15 22:26:38 | en |
| thesis.discipline | Vestavěné systémy | cs |
| thesis.grantor | Vysoké učení technické v Brně. Fakulta informačních technologií. Ústav počítačových systémů | cs |
| thesis.level | Inženýrský | cs |
| thesis.name | Ing. | cs |