Hardwarově akcelerovaná funkční verifikace
| but.committee | doc. Ing. Zdeněk Kotásek, CSc. (předseda) prof. Ing. Miroslav Švéda, CSc. (místopředseda) doc. Ing. Michal Bidlo, Ph.D. (člen) doc. Ing. Jan Kořenek, Ph.D. (člen) prof. Ing. Hana Kubátová, CSc. (člen) doc. Mgr. Adam Rogalewicz, Ph.D. (člen) | cs |
| but.defence | Studentka nejprve prezentovala výsledky, kterých dosáhla v rámci své práce. Komise se pak seznámila s hodnocením vedoucího a posudkem oponenta práce. Studentka následně odpověděla na otázky oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studentky na položené otázky rozhodla práci hodnotit stupněm " A ". Otázky u obhajoby: Je možné hovořit o technikách, které by bylo možno nazvat „návrh s ohledem na snadnou verifikaci", tzn. takových principech, které by nám umožnily respektovat a uplatnit konkrétní principy návrhu tak, aby se zjednodušil a zrychlil proces verifikace návrhu. Existují takové techniky pro oba způsoby verifikace, které jsou v diplomovém projektu zmíněny? Existují konkrétní výsledky v této oblasti? Patří do takové kategorie i výsledky získané v diplomové práci? Patří do takové skupiny např. techniky založené na rozčlenění verifikované komponenty na samostatně verifikovatelné bloky? Experimenty byly prováděny na dvou komponentách. Do jaké míry je možné považovat výsledky za obecně platné a dosažitelné i při verifikaci návrhu jiných komponent? Do jaké míry je možné prezentované postupy považovat za obecně použitelné, tzn. např. pro obvody různé strukturální složitosti, obvody implementující různé typy funkcí různé složitosti, ap.? | cs |
| but.jazyk | angličtina (English) | |
| but.program | Informační technologie | cs |
| but.result | práce byla úspěšně obhájena | cs |
| dc.contributor.advisor | Kajan, Michal | en |
| dc.contributor.author | Zachariášová, Marcela | en |
| dc.contributor.referee | Kotásek, Zdeněk | en |
| dc.date.created | 2011 | cs |
| dc.description.abstract | Funkční verifikace je jednou z nejrozšířenějších technik ověřování korektnosti hardwarových systémů podle jejich specifikace. S nárůstem složitosti současných systémů se zvyšují i časové požadavky kladené na funkční verifikaci, a proto je důležité hledat nové techniky urychlení tohoto procesu. Teoretická část této práce popisuje základní principy různých verifikačních technik, jako jsou simulace a testování, funkční verifikace, jakož i formální analýzy a verifikace. Následuje popis tvorby verifikačních prostředí nad hardwarovými komponentami v jazyce SystemVerilog. Část věnující se analýze popisuje požadavky kladené na systém pro akceleraci funkční verifikace, z nichž nejdůležitější jsou možnost jednoduchého spuštění akcelerované verze verifikace a časová ekvivalence akcelerovaného a neakcelerovaného běhu verifikace. Práce dále představuje návrh verifikačního rámce používajícího pro akceleraci běhů verifikace technologii programovatelných hradlových polí se zachováním možnosti spuštění běhu verifikace v uživatelsky přívětivém ladicím prostředí simulátoru. Dle experimentů provedených na prototypové implementaci je dosažené zrychlení úměrné počtu ověřovaných transakcí a komplexnosti verifikovaného systému, přičemž nejvyšší zrychlení dosažené v sadě experimentů je více než 130násobné. | en |
| dc.description.abstract | Functional verification is a widespread technique to check whether a hardware system satisfies a given correctness specification. The complexity of modern computer systems is rapidly rising and the verification process takes a significant amount of time. It is a challenging task to find appropriate acceleration techniques for this process. In this thesis, we describe theoretical principles of different verification approaches such as simulation and testing, functional verification, and formal analysis and verification. In particular, we focus on creating verification environments in the SystemVerilog language. The analysis part describes the requirements on a system for acceleration of functional verification, the most important being the option to easily enable acceleration and time equivalence of an accelerated and a non-accelerated run of a verification. The thesis further introduces a design of a verification framework that exploits the field-programmable gate array technology, while retaining the possibility to run verification in the user-friendly debugging environment of a simulator. According to the experiments carried out on a prototype implementation, the achieved acceleration is proportional to the number of checked transactions and the complexity of the verified system. The maximum acceleration achieved on the set of experiments was over 130 times. | cs |
| dc.description.mark | A | cs |
| dc.identifier.citation | ZACHARIÁŠOVÁ, M. Hardwarově akcelerovaná funkční verifikace [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2011. | cs |
| dc.identifier.other | 42442 | cs |
| dc.identifier.uri | http://hdl.handle.net/11012/54161 | |
| dc.language.iso | en | cs |
| dc.publisher | Vysoké učení technické v Brně. Fakulta informačních technologií | cs |
| dc.rights | Standardní licenční smlouva - přístup k plnému textu bez omezení | cs |
| dc.subject | funkční verifikace | en |
| dc.subject | testovací prostředí | en |
| dc.subject | SystemVerilog | en |
| dc.subject | hardwarová akcelerace | en |
| dc.subject | FPGA | en |
| dc.subject | functional verification | cs |
| dc.subject | testbench | cs |
| dc.subject | SystemVerilog | cs |
| dc.subject | hardware acceleration | cs |
| dc.subject | FPGA | cs |
| dc.title | Hardwarově akcelerovaná funkční verifikace | en |
| dc.title.alternative | Hardware Accelerated Functional Verification | cs |
| dc.type | Text | cs |
| dc.type.driver | masterThesis | en |
| dc.type.evskp | diplomová práce | cs |
| dcterms.dateAccepted | 2011-06-17 | cs |
| dcterms.modified | 2020-05-09-23:41:59 | cs |
| eprints.affiliatedInstitution.faculty | Fakulta informačních technologií | cs |
| sync.item.dbid | 42442 | en |
| sync.item.dbtype | ZP | en |
| sync.item.insts | 2025.03.26 14:52:04 | en |
| sync.item.modts | 2025.01.15 23:19:44 | en |
| thesis.discipline | Počítačové a vestavěné systémy | cs |
| thesis.grantor | Vysoké učení technické v Brně. Fakulta informačních technologií. Ústav počítačových systémů | cs |
| thesis.level | Inženýrský | cs |
| thesis.name | Ing. | cs |