Prostředí pro funkční verifikaci multi-sběrnic podle UVM standardu

but.committeedoc. Ing. Jan Kořenek, Ph.D. (předseda) doc. RNDr. Dana Hliněná, Ph.D. (místopředseda) Ing. Michal Hradiš, Ph.D. (člen) Ing. Libor Polčák, Ph.D. (člen) Ing. Václav Šátek, Ph.D. (člen)cs
but.defenceStudent nejprve prezentoval výsledky své práce zaměřené na problematiku funkční verifikace. Komise se poté seznámila s hodnocením vedoucího a posudkem oponenta práce. Oponent nespecifikoval v posudku žádné dotazy. V rámci obecné rozpravy odpověděl student na doplňující dotazy předsedy komise. Komise po posouzení dostupných informací a obhajoby studenta konstatuje, že se jedná o práci náročnou, kvalitní a s širokým spektrem výstupů, které již byly i prakticky nasazeny. Z těchto důvodů hodnotí komise práci stupněm A. Otázky u obhajoby: Byly dále řešeny domnělé nedostatky zmíněné v posudku vedoucího práce? Nad kolika různými komponentami byly navržené metody testovány? Jak náročné by bylo rozšíření pro další komponenty?cs
but.jazykčeština (Czech)
but.programInformační technologiecs
but.resultpráce byla úspěšně obhájenacs
dc.contributor.advisorKekely, Lukášcs
dc.contributor.authorBeneš, Tomášcs
dc.contributor.refereeŠišmiš, Lukášcs
dc.date.created2022cs
dc.description.abstractPráce se zabývá návrhem a následnou implementací prostředí pro verifikace multi-sběrnic s využitím principů univerzální verifikační metodologie (UVM). Dále se zabývá implementací verifikací tří FPGA konkrétních komponent využívající multi-sběrnice jako vstupní a výstupní rozhraní. Implementace prostředí i všech verifikací je napsaná v jazyce SystemVerilog s využitím knihovny implementující základní konstrukce pro UVM. Dosažené výsledky práce jsou funkční a jednoduše znovupoužitelné při tvorbě dalších verifikací využívající multi-sběrnic. Navržené prostředí se dají využít jako struktura pro tvorbu dalších verifikačních prostředí pro jiné sběrnice.cs
dc.description.abstractThis thesis focus on the design and subsequent implementation of a multi-bus verification environment using the principles of the Universal Verification Methodology (UVM). It also focus on the implementation of the verification of three FPGA components using multi-bus as input and output interfaces. The implementation of the environment and all verifications is written in SystemVerilog language using a library that implement the basic constructs for UVM. The achieved results of the work are functional and easily reusable when creating further verifications using multi-bus. The proposed environments can be used as a structure for creating other verification environments for other buses.en
dc.description.markAcs
dc.identifier.citationBENEŠ, T. Prostředí pro funkční verifikaci multi-sběrnic podle UVM standardu [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2022.cs
dc.identifier.other145247cs
dc.identifier.urihttp://hdl.handle.net/11012/207373
dc.language.isocscs
dc.publisherVysoké učení technické v Brně. Fakulta informačních technologiícs
dc.rightsStandardní licenční smlouva - přístup k plnému textu bez omezenícs
dc.subjectUVMcs
dc.subjectVerifikacecs
dc.subjectFunkční verifikacecs
dc.subjectFPGAcs
dc.subjectMulti-sběrnicecs
dc.subjectUVMen
dc.subjectVerificationen
dc.subjectFunctional verificationen
dc.subjectFPGAen
dc.subjectMulti busesen
dc.titleProstředí pro funkční verifikaci multi-sběrnic podle UVM standarducs
dc.title.alternativeFunctional Verification Framework for Multi Buses Following the UVM Standarden
dc.typeTextcs
dc.type.driverbachelorThesisen
dc.type.evskpbakalářská prácecs
dcterms.dateAccepted2022-06-15cs
dcterms.modified2022-06-20-10:23:10cs
eprints.affiliatedInstitution.facultyFakulta informačních technologiícs
sync.item.dbid145247en
sync.item.dbtypeZPen
sync.item.insts2025.03.18 19:42:23en
sync.item.modts2025.01.16 00:04:58en
thesis.disciplineInformační technologiecs
thesis.grantorVysoké učení technické v Brně. Fakulta informačních technologií. Ústav počítačových systémůcs
thesis.levelBakalářskýcs
thesis.nameBc.cs
Files
Original bundle
Now showing 1 - 4 of 4
Loading...
Thumbnail Image
Name:
final-thesis.pdf
Size:
1.15 MB
Format:
Adobe Portable Document Format
Description:
final-thesis.pdf
Loading...
Thumbnail Image
Name:
Posudek-Vedouci prace-24972_v.pdf
Size:
86.49 KB
Format:
Adobe Portable Document Format
Description:
Posudek-Vedouci prace-24972_v.pdf
Loading...
Thumbnail Image
Name:
Posudek-Oponent prace-24972_o.pdf
Size:
87.15 KB
Format:
Adobe Portable Document Format
Description:
Posudek-Oponent prace-24972_o.pdf
Loading...
Thumbnail Image
Name:
review_145247.html
Size:
1.47 KB
Format:
Hypertext Markup Language
Description:
file review_145247.html
Collections