Prostředí pro funkční verifikaci multi-sběrnic podle UVM standardu
but.committee | doc. Ing. Jan Kořenek, Ph.D. (předseda) doc. RNDr. Dana Hliněná, Ph.D. (místopředseda) Ing. Michal Hradiš, Ph.D. (člen) Ing. Libor Polčák, Ph.D. (člen) Ing. Václav Šátek, Ph.D. (člen) | cs |
but.defence | Student nejprve prezentoval výsledky své práce zaměřené na problematiku funkční verifikace. Komise se poté seznámila s hodnocením vedoucího a posudkem oponenta práce. Oponent nespecifikoval v posudku žádné dotazy. V rámci obecné rozpravy odpověděl student na doplňující dotazy předsedy komise. Komise po posouzení dostupných informací a obhajoby studenta konstatuje, že se jedná o práci náročnou, kvalitní a s širokým spektrem výstupů, které již byly i prakticky nasazeny. Z těchto důvodů hodnotí komise práci stupněm A. Otázky u obhajoby: Byly dále řešeny domnělé nedostatky zmíněné v posudku vedoucího práce? Nad kolika různými komponentami byly navržené metody testovány? Jak náročné by bylo rozšíření pro další komponenty? | cs |
but.jazyk | čeština (Czech) | |
but.program | Informační technologie | cs |
but.result | práce byla úspěšně obhájena | cs |
dc.contributor.advisor | Kekely, Lukáš | cs |
dc.contributor.author | Beneš, Tomáš | cs |
dc.contributor.referee | Šišmiš, Lukáš | cs |
dc.date.created | 2022 | cs |
dc.description.abstract | Práce se zabývá návrhem a následnou implementací prostředí pro verifikace multi-sběrnic s využitím principů univerzální verifikační metodologie (UVM). Dále se zabývá implementací verifikací tří FPGA konkrétních komponent využívající multi-sběrnice jako vstupní a výstupní rozhraní. Implementace prostředí i všech verifikací je napsaná v jazyce SystemVerilog s využitím knihovny implementující základní konstrukce pro UVM. Dosažené výsledky práce jsou funkční a jednoduše znovupoužitelné při tvorbě dalších verifikací využívající multi-sběrnic. Navržené prostředí se dají využít jako struktura pro tvorbu dalších verifikačních prostředí pro jiné sběrnice. | cs |
dc.description.abstract | This thesis focus on the design and subsequent implementation of a multi-bus verification environment using the principles of the Universal Verification Methodology (UVM). It also focus on the implementation of the verification of three FPGA components using multi-bus as input and output interfaces. The implementation of the environment and all verifications is written in SystemVerilog language using a library that implement the basic constructs for UVM. The achieved results of the work are functional and easily reusable when creating further verifications using multi-bus. The proposed environments can be used as a structure for creating other verification environments for other buses. | en |
dc.description.mark | A | cs |
dc.identifier.citation | BENEŠ, T. Prostředí pro funkční verifikaci multi-sběrnic podle UVM standardu [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2022. | cs |
dc.identifier.other | 145247 | cs |
dc.identifier.uri | http://hdl.handle.net/11012/207373 | |
dc.language.iso | cs | cs |
dc.publisher | Vysoké učení technické v Brně. Fakulta informačních technologií | cs |
dc.rights | Standardní licenční smlouva - přístup k plnému textu bez omezení | cs |
dc.subject | UVM | cs |
dc.subject | Verifikace | cs |
dc.subject | Funkční verifikace | cs |
dc.subject | FPGA | cs |
dc.subject | Multi-sběrnice | cs |
dc.subject | UVM | en |
dc.subject | Verification | en |
dc.subject | Functional verification | en |
dc.subject | FPGA | en |
dc.subject | Multi buses | en |
dc.title | Prostředí pro funkční verifikaci multi-sběrnic podle UVM standardu | cs |
dc.title.alternative | Functional Verification Framework for Multi Buses Following the UVM Standard | en |
dc.type | Text | cs |
dc.type.driver | bachelorThesis | en |
dc.type.evskp | bakalářská práce | cs |
dcterms.dateAccepted | 2022-06-15 | cs |
dcterms.modified | 2022-06-20-10:23:10 | cs |
eprints.affiliatedInstitution.faculty | Fakulta informačních technologií | cs |
sync.item.dbid | 145247 | en |
sync.item.dbtype | ZP | en |
sync.item.insts | 2025.03.18 19:42:23 | en |
sync.item.modts | 2025.01.16 00:04:58 | en |
thesis.discipline | Informační technologie | cs |
thesis.grantor | Vysoké učení technické v Brně. Fakulta informačních technologií. Ústav počítačových systémů | cs |
thesis.level | Bakalářský | cs |
thesis.name | Bc. | cs |
Files
Original bundle
1 - 4 of 4
Loading...
- Name:
- final-thesis.pdf
- Size:
- 1.15 MB
- Format:
- Adobe Portable Document Format
- Description:
- final-thesis.pdf
Loading...
- Name:
- Posudek-Vedouci prace-24972_v.pdf
- Size:
- 86.49 KB
- Format:
- Adobe Portable Document Format
- Description:
- Posudek-Vedouci prace-24972_v.pdf
Loading...
- Name:
- Posudek-Oponent prace-24972_o.pdf
- Size:
- 87.15 KB
- Format:
- Adobe Portable Document Format
- Description:
- Posudek-Oponent prace-24972_o.pdf
Loading...
- Name:
- review_145247.html
- Size:
- 1.47 KB
- Format:
- Hypertext Markup Language
- Description:
- file review_145247.html