Testovací rozhraní integrovaných obvodů s malým počtem vývodů
but.committee | doc. Ing. Jiří Háze, Ph.D. (předseda) doc. Ing. Roman Šotner, Ph.D. (místopředseda) doc. Ing. František Urban, CSc. (člen) doc. Ing. Alexandr Knápek, Ph.D. (člen) prof. Ing. et Ing. Fabian Khateb, Ph.D. et Ph.D. (člen) | cs |
but.defence | Student seznámil státní zkušební komisi s řešením své diplomové práce a zodpověděl na otázky oponenta. Otázky komise: Můžete mi namalovat schématickou značku (EU) rezistoru a země? Předseda vyčítá formální záležitosti návrhu dle schématických značek neodpovídající uvedených v práci pro ČR (EU). Jakým způsobem se značí multiplexor? Na prezentaci se značení neschoduje ke správnému značení. Dále se komise ptala na obvod z kapitoly 3.1. a bližší informace při různých změnách parametrů. - Student odpovídal na otázky komise. | cs |
but.jazyk | čeština (Czech) | |
but.program | Elektrotechnika, elektronika, komunikační a řídicí technika | cs |
but.result | práce byla úspěšně obhájena | cs |
dc.contributor.advisor | Šťáva, Martin | cs |
dc.contributor.author | Tománek, Jakub | cs |
dc.contributor.referee | Dvořák, Vojtěch | cs |
dc.date.created | 2017 | cs |
dc.description.abstract | Práce prozkoumává možnosti snížení počtu potřebných vývodů pro testovací rozhraní zákaznických integrovaných obvodů (ASIC). V první části práce jsou popsána existující řešení a shrnuty principy, které je možné za tímto účelem využít. V druhé části práce konkrétní řešení čtyřvodičové, třívodičové, dvouvodičové, jednovodičové a nulavodičové rozhraní. Na závěr jsou shrnuty výhody a nevýhody jednotlivých přístupů pro řešení problematiky a navržených řešení. | cs |
dc.description.abstract | This study explores the possibilities for reducing the number of pins needed for scan mode interface. In the first part of this paper the existing solutions and methods that are usable for this purpose are described. Specific four pin, three pin, two pin, one pin and zero pin interfaces are designed in second part. Advantages and disadvantages of existing solutions and methods as well as designed and proposed interface are summarized in the conclusion. | en |
dc.description.mark | D | cs |
dc.identifier.citation | TOMÁNEK, J. Testovací rozhraní integrovaných obvodů s malým počtem vývodů [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2017. | cs |
dc.identifier.other | 102961 | cs |
dc.identifier.uri | http://hdl.handle.net/11012/66035 | |
dc.language.iso | cs | cs |
dc.publisher | Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií | cs |
dc.rights | Standardní licenční smlouva - přístup k plnému textu bez omezení | cs |
dc.subject | Skenovací řetězec | cs |
dc.subject | vložené deterministické testování | cs |
dc.subject | kontrolér pro testování s nízkým množstvím vývodů | cs |
dc.subject | trojúrovňová logika | cs |
dc.subject | scan mód | cs |
dc.subject | testovatelný návrh | cs |
dc.subject | Scan chain | en |
dc.subject | Embedded deterministic testing | en |
dc.subject | Low Pin Count Test (LPCT) controller | en |
dc.subject | three-state logic | en |
dc.subject | scan mod | en |
dc.subject | Design for Testability (DFT) | en |
dc.title | Testovací rozhraní integrovaných obvodů s malým počtem vývodů | cs |
dc.title.alternative | A Test Interface for Integrated Circuits with the Small Number of Pins | en |
dc.type | Text | cs |
dc.type.driver | masterThesis | en |
dc.type.evskp | diplomová práce | cs |
dcterms.dateAccepted | 2017-06-07 | cs |
dcterms.modified | 2017-06-08-15:30:33 | cs |
eprints.affiliatedInstitution.faculty | Fakulta elektrotechniky a komunikačních technologií | cs |
sync.item.dbid | 102961 | en |
sync.item.dbtype | ZP | en |
sync.item.insts | 2025.03.26 13:29:54 | en |
sync.item.modts | 2025.01.15 12:31:48 | en |
thesis.discipline | Mikroelektronika | cs |
thesis.grantor | Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. Ústav mikroelektroniky | cs |
thesis.level | Inženýrský | cs |
thesis.name | Ing. | cs |
Files
Original bundle
1 - 4 of 4
Loading...
- Name:
- final-thesis.pdf
- Size:
- 1.93 MB
- Format:
- Adobe Portable Document Format
- Description:
- final-thesis.pdf
Loading...
- Name:
- appendix-1.rar
- Size:
- 13.62 KB
- Format:
- Unknown data format
- Description:
- appendix-1.rar
Loading...
- Name:
- appendix-2.doc
- Size:
- 30 KB
- Format:
- Unknown data format
- Description:
- appendix-2.doc
Loading...
- Name:
- review_102961.html
- Size:
- 9.99 KB
- Format:
- Hypertext Markup Language
- Description:
- file review_102961.html