but.committee	prof. Ing. Lukáš Sekanina, Ph.D. (předseda) prof. Ing. Miroslav Švéda, CSc. (místopředseda) Ing. Jaroslav Dytrych, Ph.D. (člen) Ing. Martin Hrubý, Ph.D. (člen) doc. Ing. Jan Kořenek, Ph.D. (člen)	cs
but.defence	Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se poté seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm A. Otázky u obhajoby: Kódovací obvod je tvořen sítí XOR hradel. Bylo by možné a efektivní použití vestavěných DSP bloků pro další optimalizaci obvodu z pohledu využití zdrojů na čipu? Jaké výhody z tohoto pohledu poskytuje novější technologie Virtex UltraScale+? Stručně popište změny, které by bylo potřeba provést ve vytvořeném kódovacím obvodu pro jeho použití ve variantách standardu 100GBASE-CR4 a 100GBASE-KR4.	cs
but.jazyk	čeština (Czech)
but.program	Informační technologie	cs
but.result	práce byla úspěšně obhájena	cs
dc.contributor.advisor	Kekely, Lukáš	cs
dc.contributor.author	Velecký, Jan	cs
dc.contributor.referee	Kučera, Jan	cs
dc.date.created	2017	cs
dc.description.abstract	Práce se zabývá návrhem ucelené RS-FEC vrstvy pro 100Gb/s Ethernet dle standardu IEEE 802.3-2015 včetně kódovacího a dekódovacího obvodu Reed-Solomonova kódu. Text objasňuje matematický aparát konečných těles, lineárních blokových kódů, cyklických kódů a zejména samotných Reed-Solomonových kódů pro použití v návrhu. Návrh vysílací části RS-FEC vrstvy byl přizpůsoben pro implementaci v síťových kartách COMBO využívajících FPGA čipy Xilinx Virtex-7 a realizován ve VHDL. Kódovací obvod byl v několika krocích zoptimalizován - co se týče požadavků na zdroje FPGA a délky trvání syntézy VHDL kódu. Snížení nároků na zdroje se docílilo zejména využitím vlastností cyklických kódů umožňující zřetězení. Doba syntézy pak vytvořením logiky kódovacího obvodu na úrovni hradel ve vlastní režii. Výsledná implementace byla testována v simulaci a je dostatečně zoptimalizována, aby mohla být použita při implementaci Ethernetu na FPGA čipu. Jak návrh, tak implementaci je možné modifikovat pro 400Gb/s Ethernet - v době návrhu ještě oficiálně neexistujícího.	cs
dc.description.abstract	The thesis deals with the design of entire RS-FEC layer for the 100 Gb/s Ethernet according to IEEE 802.3-2015 standard including Reed-Solomon encoder and decoder. Text clarifies mathematical basis of finite fields, linear block codes, cyclic codes and particularly Reed-Solomon codes used in design. Design of RS-FEC layer transmit side has been adjusted for implementation in COMBO network cards which use Xilinx Virtex-7 FPGA and realized in VHDL. Encoder has been optimized in several steps - as for FPGA resource usage and as for VHDL code synthesis duration. Reduction of resource usage has been achieved by using pipelining thanks to properties of cyclic codes. Synthesis duration then by creating logic of encoder on gate level on its own. Resulting implementation has been tested in simulation and it is optimized enough for usage in FPGA for Ethernet implementation. It is possible to adapt both design and implementation for 400Gb/s Ethernet which does not exist yet at the time of design.	en
dc.description.mark	A	cs
dc.identifier.citation	VELECKÝ, J. Implementace samoopravných kódů pro 100 Gb/s Ethernet [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2017.	cs
dc.identifier.other	106353	cs
dc.identifier.uri	http://hdl.handle.net/11012/69826
dc.language.iso	cs	cs
dc.publisher	Vysoké učení technické v Brně. Fakulta informačních technologií	cs
dc.rights	Standardní licenční smlouva - přístup k plnému textu bez omezení	cs
dc.subject	Reed-Solomonovy kódy	cs
dc.subject	RS-FEC	cs
dc.subject	Galoisova tělesa	cs
dc.subject	konečná tělesa	cs
dc.subject	FPGA	cs
dc.subject	100GBASE	cs
dc.subject	LR4	cs
dc.subject	SR4	cs
dc.subject	CR4	cs
dc.subject	KP4	cs
dc.subject	oprava chyb	cs
dc.subject	protichybové kódování	cs
dc.subject	Reed-Solomon codes	en
dc.subject	RS-FEC	en
dc.subject	Galoise fields	en
dc.subject	finite fields	en
dc.subject	FPGA	en
dc.subject	100GBASE	en
dc.subject	LR4	en
dc.subject	SR4	en
dc.subject	CR4	en
dc.subject	KP4	en
dc.subject	error correction	en
dc.subject	error-control coding	en
dc.title	Implementace samoopravných kódů pro 100 Gb/s Ethernet	cs
dc.title.alternative	Implementation of Self-Correcting Codes for 100 Gb/s Ethernet	en
dc.type	Text	cs
dc.type.driver	bachelorThesis	en
dc.type.evskp	bakalářská práce	cs
dcterms.dateAccepted	2017-06-14	cs
dcterms.modified	2020-05-10-16:13:01	cs
eprints.affiliatedInstitution.faculty	Fakulta informačních technologií	cs
sync.item.dbid	106353	en
sync.item.dbtype	ZP	en
sync.item.insts	2025.03.18 19:02:51	en
sync.item.modts	2025.01.17 12:11:25	en
thesis.discipline	Informační technologie	cs
thesis.grantor	Vysoké učení technické v Brně. Fakulta informačních technologií. Ústav počítačových systémů	cs
thesis.level	Bakalářský	cs
thesis.name	Bc.	cs

Implementace samoopravných kódů pro 100 Gb/s Ethernet

Files

Original bundle

Collections