but.committee	prof. Ing. Miroslav Švéda, CSc. (předseda) doc. Dr. Ing. Otto Fučík (místopředseda) Mgr. Ing. Pavel Očenášek, Ph.D. (člen) Ing. Igor Szőke, Ph.D. (člen) Ing. Václav Šátek, Ph.D. (člen)	cs
but.defence	Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se poté seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm " C ". Otázky u obhajoby: Využití navrženého systému hardwarové akcelerace pro zákonné odposlechy je popsáno v práci poměrně vágně. Mohl byste způsob využití upřesnit a zmínit hlavní přínosy navrženého systému pro tuto úlohu? Mohl byste stručně popsat princip generování VHDL z jazyka Python, který v práci používáte?	cs
but.jazyk	čeština (Czech)
but.program	Informační technologie	cs
but.result	práce byla úspěšně obhájena	cs
dc.contributor.advisor	Viktorin, Jan	cs
dc.contributor.author	Orsák, Michal	cs
dc.contributor.referee	Kořenek, Jan	cs
dc.date.created	2016	cs
dc.description.abstract	Cílem této práce je návrh a implementace univerzálního síťového filtrovacího akcelerátoru pro počítačové sítě o rychlosti 10 Gb/s za použití FPGA. Díky přítomnosti pamětí QDR-II může akcelerátor používat značně větší počet pravidel, než by bylo možné za použití vnitřních pamětí FPGA. Vlastnosti akcelerátoru jsou vhodné především pro NAT, paketový filtr a zákonné odposlechy. Platforma, na které filtr pracuje, obsahuje akcelerátor a libovolný počet výpočetních jednotek. Jedna z výpočetních jednotek ovládá akcelerátor prostřednictvím USB, zbytek zpracovává síťový provoz.	cs
dc.description.abstract	This thesis deals with the design of a universal hardware acceleration unit for packet filtering in FPGA for 10G networks. Maximum count of rules is greatly increased by the use of external QDR-II memory. Parameters of accelerator are suitable for NAT, packet filtering and lawful interceptions. The platform uses variable number of processing units. One of them controls accelerator by USB port. The rest is used for network processing.	en
dc.description.mark	C	cs
dc.identifier.citation	ORSÁK, M. Akcelerace NATu a paketového filtru v FPGA pro 10G sítě [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2016.	cs
dc.identifier.other	96472	cs
dc.identifier.uri	http://hdl.handle.net/11012/62042
dc.language.iso	cs	cs
dc.publisher	Vysoké učení technické v Brně. Fakulta informačních technologií	cs
dc.rights	Standardní licenční smlouva - přístup k plnému textu bez omezení	cs
dc.subject	NAT	cs
dc.subject	FPGA	cs
dc.subject	siťové filtry	cs
dc.subject	HLS	cs
dc.subject	10G Ethernet	cs
dc.subject	AMBA AXI	cs
dc.subject	NAT	en
dc.subject	FPGA	en
dc.subject	network filters	en
dc.subject	HLS	en
dc.subject	10G Ethernet	en
dc.subject	AMBA AXI	en
dc.title	Akcelerace NATu a paketového filtru v FPGA pro 10G sítě	cs
dc.title.alternative	Acceleration of NAT and Packet Filter in FPGA for 10G Networks	en
dc.type	Text	cs
dc.type.driver	bachelorThesis	en
dc.type.evskp	bakalářská práce	cs
dcterms.dateAccepted	2016-06-14	cs
dcterms.modified	2020-05-10-16:12:36	cs
eprints.affiliatedInstitution.faculty	Fakulta informačních technologií	cs
sync.item.dbid	96472	en
sync.item.dbtype	ZP	en
sync.item.insts	2025.03.18 18:55:05	en
sync.item.modts	2025.01.15 15:09:25	en
thesis.discipline	Informační technologie	cs
thesis.grantor	Vysoké učení technické v Brně. Fakulta informačních technologií. Ústav počítačových systémů	cs
thesis.level	Bakalářský	cs
thesis.name	Bc.	cs

Akcelerace NATu a paketového filtru v FPGA pro 10G sítě

Files

Original bundle

Collections