Návrh a implementace nástroje pro formální verifikaci systémů specifikovaných jazykem RT logiky
| but.jazyk | čeština (Czech) | |
| but.program | Informační technologie | cs |
| but.result | práce byla úspěšně obhájena | cs |
| dc.contributor.advisor | Strnadel, Josef | cs |
| dc.contributor.author | Fiedor, Jan | cs |
| dc.contributor.referee | Straka, Martin | cs |
| dc.date.created | cs | |
| dc.description.abstract | Protože komplexnost systémů pořád roste a s tím také riziko výskytu chyb, je potřeba tyto chyby efektivně a spolehlivě opravovat. U řady systémů reálného času tato potřeba platí dvojnásob, jelikož byť jediná chyba může způsobit jejich úplné zhroucení, které může mít katastrofální důsledky. Formální verifikace, na rozdíl od jiných metod, umožňuje spolehlivé ověřování požadavků kladených na určitý systém. | cs |
| dc.description.abstract | As systems complexity grows, so grows the risk of errors, that's why it's necessary to effectively and reliably repair those errors. With most of real-time systems this statement pays twice, because a single error can cause complete system crash which may result in catastrophe. Formal verification, contrary to other methods, allows reliable system requirements verification. | en |
| dc.description.mark | A | cs |
| dc.identifier.citation | FIEDOR, J. Návrh a implementace nástroje pro formální verifikaci systémů specifikovaných jazykem RT logiky [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. . | cs |
| dc.identifier.other | 25622 | cs |
| dc.identifier.uri | http://hdl.handle.net/11012/53893 | |
| dc.language.iso | cs | cs |
| dc.publisher | Vysoké učení technické v Brně. Fakulta informačních technologií | cs |
| dc.rights | Standardní licenční smlouva - přístup k plnému textu bez omezení | cs |
| dc.subject | Formální verifikace | cs |
| dc.subject | Logika reálného času | cs |
| dc.subject | RTL | cs |
| dc.subject | QF_UFIDL | cs |
| dc.subject | graf omezení | cs |
| dc.subject | DFS | cs |
| dc.subject | návrhový vzor | cs |
| dc.subject | CORBA | cs |
| dc.subject | ANTLR | cs |
| dc.subject | Formal verification | en |
| dc.subject | Real-Time Logic | en |
| dc.subject | RTL | en |
| dc.subject | QF_UFIDL | en |
| dc.subject | constraint graph | en |
| dc.subject | DFS | en |
| dc.subject | design pattern | en |
| dc.subject | CORBA | en |
| dc.subject | ANTLR | en |
| dc.title | Návrh a implementace nástroje pro formální verifikaci systémů specifikovaných jazykem RT logiky | cs |
| dc.title.alternative | Design and Implementation of a Tool for Formal Verification of Systems Specified in RT-Logic Language | en |
| dc.type | Text | cs |
| dc.type.driver | masterThesis | en |
| dc.type.evskp | diplomová práce | cs |
| dcterms.modified | 2020-05-09-23:41:03 | cs |
| eprints.affiliatedInstitution.faculty | Fakulta informačních technologií | cs |
| sync.item.dbid | 25622 | en |
| sync.item.dbtype | ZP | en |
| sync.item.insts | 2025.03.26 15:09:06 | en |
| sync.item.modts | 2025.01.15 22:25:10 | en |
| thesis.discipline | Inteligentní systémy | cs |
| thesis.grantor | Vysoké učení technické v Brně. Fakulta informačních technologií. Ústav počítačových systémů | cs |
| thesis.level | Inženýrský | cs |
| thesis.name | Ing. | cs |