Vysokorychlostní akumulace paketů v FPGA

Simple item page
but.committeedoc. Ing. Jiří Háze, Ph.D. (předseda) prof. Ing. Vladislav Musil, CSc. (místopředseda) Ing. Břetislav Mikel, Ph.D. (člen) Ing. Alexandr Otáhal, Ph.D. (člen) Ing. Martin Šťáva, Ph.D. (člen)cs
but.defenceStudent seznámil státní zkušební komisi s cíli a řešením závěrečné vysokoškolské práce a zodpověděl otázky a připomínky oponenta. Dále odpověděl na otázky komise: Co je cílem práce? Jak souvisí paměť s efektivitou? Student srozumitelně odpověděl. Komise pak měla několik připomínek k formálnímu zpracování diplomové práce. Student se odůvodnil některé nejasnosti.cs
but.jazykangličtina (English)
but.programMikroelektronikacs
but.resultpráce byla úspěšně obhájenacs
dc.contributor.advisorDvořák, Vojtěchen
dc.contributor.authorBeneš, Daviden
dc.contributor.refereePristach, Mariánen
dc.date.created2024cs
dc.description.abstractTato práce popisuje návrh číslicového obvodu, který má potenciál snížit režii přenosu malých paketů na komunikační lince mezi vysokorychlostní síťovou kartou s FPGA a hostitelským počítačem. Tento obvod je určen speciálně pro platformu NDK vyvinutou sdružením CESNET z.s.p.o., proto je první kapitola věnována její specifikaci. Motivace k sepsání této práce je popsána v následující kapitole, která je věnována komunikační lince mezi hostitelským počítačem a FPGA. Poslední část popisuje návrh číslicového obvodu a jeho testování jak z pohledu funkčnosti, tak z propustnosti.en
dc.description.abstractThis paper presents the concept of a digital circuit that has the potential to reduce the transmission overhead on the communication link between a high-speed network card with FPGA and a host PC for small packets. This circuit is specifically designed for the NDK platform developed by CESNET z.s.p.o., which is specified in the first chapter. The motivation for writing this thesis is presented in the second chapter, which is dedicated to the communication path between the host PC and the FPGA. The design of the resulting digital circuit and its testing is described in the final part of this thesis.cs
dc.description.markAcs
dc.identifier.citationBENEŠ, D. Vysokorychlostní akumulace paketů v FPGA [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2024.cs
dc.identifier.other159926cs
dc.identifier.urihttp://hdl.handle.net/11012/245944
dc.language.isoencs
dc.publisherVysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologiícs
dc.rightsStandardní licenční smlouva - přístup k plnému textu bez omezenícs
dc.subjectCESNETen
dc.subjectNDKen
dc.subjectMFBen
dc.subject400 Gbpsen
dc.subjectFPGAen
dc.subjectPCIeen
dc.subjectDMAen
dc.subjectPosuvy daten
dc.subjectCESNETcs
dc.subjectNDKcs
dc.subjectMFBcs
dc.subject400 Gbpscs
dc.subjectFPGAcs
dc.subjectPCIecs
dc.subjectDMAcs
dc.subjectData shiftscs
dc.titleVysokorychlostní akumulace paketů v FPGAen
dc.title.alternativeHigh-speed packet accumulation in FPGAcs
dc.typeTextcs
dc.type.drivermasterThesisen
dc.type.evskpdiplomová prácecs
dcterms.dateAccepted2024-06-04cs
dcterms.modified2024-06-06-09:13:16cs
eprints.affiliatedInstitution.facultyFakulta elektrotechniky a komunikačních technologiícs
sync.item.dbid159926en
sync.item.dbtypeZPen
sync.item.insts2025.03.26 14:41:29en
sync.item.modts2025.01.16 00:45:57en
thesis.disciplinebez specializacecs
thesis.grantorVysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. Ústav mikroelektronikycs
thesis.levelInženýrskýcs
thesis.nameIng.cs
Files
Original bundle
Now showing 1 - 3 of 3
Thumbnail Image
Name:
final-thesis.pdf
Size:
4.41 MB
Format:
Adobe Portable Document Format
Description:
file final-thesis.pdf
Download
Thumbnail Image
Name:
appendix-1.zip
Size:
69.07 KB
Format:
Unknown data format
Description:
file appendix-1.zip
Download
Thumbnail Image
Name:
review_159926.html
Size:
5.48 KB
Format:
Hypertext Markup Language
Description:
file review_159926.html
Download
Collections
2024