Paralelismus na úrovni instrukcí v moderních procesorech

Základní metodou pro dosažení paralelismu na úrovni instrukcí je metoda zřetězení linky používaná v procesorech již desítky let. Ideální zřetězená linka umožňuje zvýšit výkon a efektivitu procesoru za přidání jen malého množství zdrojů. Reálná zřetězená linka ale naráží na řadu limitací způsobených vzájemnými závislostmi mezi instrukcemi a dalšími faktory. Cílem této práce je diskutovat techniky používané pro zvyšování efektivity a výkonu procesoru se zřetězenou linkou, vybrané techniky implementovat na reálný model procesoru RISC a diskutovat jejich přínos.
Basic methodology that exploits instruction level parallelism is called pipelining and it is part of every processor for decades. The ideal pipeline increases performance and efficiency for a relatively small cost. But the real pipeline has number of limitations caused by dependencies and hazards between instructions. The aim of this thesis is to discuss techniques used to improve efficency and performance of pipelined processors, to implement selected techniques to a RISC processor model and discuss its benefits.

Keywords

Procesor, RISC, zřetězená linka, metoda vydávání více instrukcí za takt, Tomasulův algoritmus, Codasip Studio, CodAL, Codasip uRISC, Processor, RISC, pipeline, multiple issue, Tomasulo algorithm, Codasip Studio, CodAL, Codasip uRISC

Citation

SLÁMA, P. Paralelismus na úrovni instrukcí v moderních procesorech [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2020.

Language of document

cs

Study field

Mikroelektronika

Comittee

prof. Ing. Jaroslav Boušek, CSc. (předseda) prof. Ing. Radimír Vrba, CSc. (místopředseda) doc. Ing. Radovan Novotný, Ph.D. (člen) doc. Ing. Jiří Vávra, Ph.D. (člen) doc. Ing. Josef Šandera, Ph.D. (člen)

Date of acceptance

2020-06-17

Defence

Student seznámil státní zkušební komisi s řešením své diplomové práce a zodpověděl otázky a připomínky oponenta. Popsal využité programovací prostředí a jeho jednotlivé moduly, které v práci využíval. Velmi obsáhle popsal použitý referenční model a veškeré jeho parametry. Ukázal také zjednodušené blokové schéma referenčního modelu. Student dále popsal jak postupoval při návrhu první a druhé verze modelu, diskutoval navrhnuté a implementované funkce. Ukázal taky výsledky testování výkonu navržených modelů pomocí dvou standardizovaných metod v prostředí Coremark. Dále zodpověděl otázky komise. Otázky oponenta: Výsledek testu coremark pro skalární model vychází nepříznivěji než pro referenční model. Čím je tento rozdíl způsobený? Je způsoben několika faktory, hlavně algoritmem pro dynamické plánování. Dále také přitomností instrukcí s nízkou latencí a přítomností konfliktů mezi instrukcemi. Byl také zvolen velmi jednoduchý algoritmus výběru instrukcí z rezervačních stanic, což mohlo způsobit konflikty při výběru instrukcí. Jaký vliv mají jednotlivé techniky na plochu čipu? Student proměřil všechny modely, co navrhnul. Následně použil nástroje od společnosti Cadence pro výpočet jednotlivých parametrů. Výsledky shrnul do přehledné tabulky, ukázal maximální dosažitelnou frekvenci v MHz a celkovou využitou plochu čipu. Otázky komise: Jak je realizován výkonostní test? Jedná se o program napsaný v jazyce C. Simulace se provádí tak, že procesor přímo načítá data z paměti a porovnává je s referenčními daty. Je to čistě softwarová simulace. Vypočitaná plocha čipu je také softwarovou simulací? Ano. Student dále popsal jednotlivé kroky simulace a také převod simulace do praktické realizace. Jak máme rozumět pojmu pokuta, kterou jste několikrát v práci zmiňoval? Student tento pojem vysvětlil na předávání instrukcí mezi jednotlivými bloky procesoru. Vysvětlil ji jako časové zdržení v důsledku nenávaznosti instrukcí, tedy jako prázdný takt.

Result of defence

práce byla úspěšně obhájena

Document licence

Standardní licenční smlouva - přístup k plnému textu bez omezení