Prostředí pro verifikaci DMA řadičů v jazyku SystemVerilog
| but.committee | cs | |
| but.defence | cs | |
| but.jazyk | čeština (Czech) | |
| but.program | Informační technologie | cs |
| but.result | práce byla úspěšně obhájena | cs |
| dc.contributor.advisor | Puš, Viktor | cs |
| dc.contributor.author | Zachariášová, Marcela | cs |
| dc.contributor.referee | Martínek, Tomáš | cs |
| dc.date.accessioned | 2018-10-21T17:22:34Z | |
| dc.date.available | 2018-10-21T17:22:34Z | |
| dc.date.created | 2009 | cs |
| dc.description.abstract | V dnešních hardwarových návrzích se verifikační techniky používají pro ověřování funkcionality dílčích komponent i komplexních systémů. Tato bakalářská práce se zabývá verifikací DMA řadičů. Jsou popsány teoretické principy verifikace v jazyce SystemVerilog a činnost DMA - přenos dat přes sběrnici bez účasti procesoru. Následuje úvod do praktické části verifikace řadičů, těžištěm práce je návrh verifikačního prostředí a následně samotná verifikace a její výsledky. | cs |
| dc.description.abstract | In contemporary hardware design, verification techniques are exploited to verify the function of hardware components as well as complex systems. This thesis deals with functional verification of DMA controllers. It describes the theoretical principles of verification using the SystemVerilog language and the principles of DMA data transfer. The design of controllers is described, with the focus on design of the verification environment and results of the verification. | en |
| dc.description.mark | A | cs |
| dc.identifier.citation | ZACHARIÁŠOVÁ, M. Prostředí pro verifikaci DMA řadičů v jazyku SystemVerilog [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2009. | cs |
| dc.identifier.other | 25726 | cs |
| dc.identifier.uri | http://hdl.handle.net/11012/52812 | |
| dc.language.iso | cs | cs |
| dc.publisher | Vysoké učení technické v Brně. Fakulta informačních technologií | cs |
| dc.rights | Standardní licenční smlouva - přístup k plnému textu bez omezení | cs |
| dc.subject | Verifikace | cs |
| dc.subject | DMA | cs |
| dc.subject | SystemVerilog. | cs |
| dc.subject | Verification | en |
| dc.subject | DMA | en |
| dc.subject | SystemVerilog. | en |
| dc.title | Prostředí pro verifikaci DMA řadičů v jazyku SystemVerilog | cs |
| dc.title.alternative | SystemVerilog Framework for DMA Controllers Verification | en |
| dc.type | Text | cs |
| dc.type.driver | bachelorThesis | en |
| dc.type.evskp | bakalářská práce | cs |
| dcterms.dateAccepted | 2009-06-19 | cs |
| dcterms.modified | 2020-05-09-23:41:17 | cs |
| eprints.affiliatedInstitution.faculty | Fakulta informačních technologií | cs |
| sync.item.dbid | 25726 | en |
| sync.item.dbtype | ZP | en |
| sync.item.insts | 2020.05.10 01:03:33 | en |
| sync.item.modts | 2020.05.10 00:17:06 | en |
| thesis.discipline | Informační technologie | cs |
| thesis.grantor | Vysoké učení technické v Brně. Fakulta informačních technologií. Ústav počítačových systémů | cs |
| thesis.level | Bakalářský | cs |
| thesis.name | Bc. | cs |