FPGA modul pro dešifrování QUIC protokolu

Abstract

Tato práce se zabývá návrhem a implementací dešifrovacího modulu pro síťový protokol QUIC v programovatelném hradlovém poli (FPGA). Jednotlivé komponenty jsou navrženy v jazyce VHDL se zaměřením na dosažení vysoké rychlosti zpracování pomocí zřetězení (pipeliningu). Výsledná architektura umožňuje dešifrování a autentizaci dat algoritmem AES–256–GCM. Dosažená maximální propustnost komponenty činí 249.70Gb/s při zpracování čtyř 128bitových bloků za takt.

This work focuses on the design and implementation of a decryption module for the QUIC network protocol on a field-programmable gate array (FPGA). The individual components are designed in VHDL with an emphasis on achieving high processing speed through pipelining. The resulting architecture enables data decryption and authentication using the AES–256–GCM algorithm. The maximum throughput achieved by the component is 249.70 Gbps when processing four 128-bit blocks per clock cycle.