Implementace mikroprocesoru RISC-V s rozšířením pro bitové manipulace

Simple item page
but.committeedoc. Ing. Ivan Szendiuch, CSc. (předseda) doc. Ing. František Urban, CSc. (místopředseda) Ing. Marek Bohrn, Ph.D. (člen) doc. Mgr. Zdenka Fohlerová, Ph.D. (člen) Ing. Vladimír Levek, Ph.D. (člen)cs
but.defenceStudentka představila komisi svou diplomovou práci. Na konci své práce studentka zodpověděla na otázky položené oponentem práce. Komise se dotázala studentky na otázky týkající se její práce, na které studentka se snažila odpovídat i když v několika částech odpověděla. Následovala diskuze s členy komise o práci studentky. Kde se členové komise ptaly na vlastní otázky, hlavně oponent, který byl členem komise. Dále se člen komise se ptal, co vše je studentky vlastní tvorba, což studentka odpověděla. Dále ještě se místopředseda se zeptal na technologii, jak je strukturovaná, kterou použila, avšak studentka si nebyla jistá.cs
but.jazykčeština (Czech)
but.programElektrotechnika, elektronika, komunikační a řídicí technikacs
but.resultpráce byla úspěšně obhájenacs
dc.contributor.advisorPristach, Mariáncs
dc.contributor.authorChovančíková, Luciecs
dc.contributor.refereeBohrn, Marekcs
dc.date.created2020cs
dc.description.abstractDiplomová práce se zabývá návrhem procesoru RISC-V rozšířeného o instrukce pro bitové manipulace. V této práci se věnuje pozornost popisu instrukční sady RISC-V a jazyka CodAL, který slouží k popisu instrukčních sad a procesorových architektur. Hlavním cílem práce je implementace modelu s 32-bitovým adresním prostorem, základní instrukční sadou RISC-V a rozšířením pro bitové manipulace na instrukční a RTL úrovni. Výsledné parametry navrženého procesoru jsou změřeny pomocí nástroje Genus Synthesis Solution. Do měření je také zahrnuta využitelnost bitových manipulací na základě pokrytí dekodéru.cs
dc.description.abstractThis master thesis deals with the design of a RISC-V processor with bit manipulations instruction set extension. In this work, attention is paid to the description of the RISC-V instruction set and the CodAL language, which is used to describe the instruction sets and the processor architectures. The main goal of this work is to implement a model with a 32-bit address space, RISC-V basic instruction set and bit manipulations instruction set. The processor's design have two models, which one is instruction model and second is RTL model. The resulting parameters of the designed processor are measured using a Genus Synthesis Solution tool. The usability of bit manipulations based on decoder coverage is also included in the measurement.en
dc.description.markBcs
dc.identifier.citationCHOVANČÍKOVÁ, L. Implementace mikroprocesoru RISC-V s rozšířením pro bitové manipulace [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2020.cs
dc.identifier.other127425cs
dc.identifier.urihttp://hdl.handle.net/11012/189370
dc.language.isocscs
dc.publisherVysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologiícs
dc.rightsStandardní licenční smlouva - přístup k plnému textu bez omezenícs
dc.subjectProcesorcs
dc.subjectCodALcs
dc.subjectRISC-Vcs
dc.subjectinstrukční rozšíření pro bitové manipulacecs
dc.subjectAHB sběrnicecs
dc.subjectProcessoren
dc.subjectCodALen
dc.subjectRISC-Ven
dc.subjectbit manipulation instruction seten
dc.subjectAHB busen
dc.titleImplementace mikroprocesoru RISC-V s rozšířením pro bitové manipulacecs
dc.title.alternativeRISC-V microprocessor implementation with bit manipulations instruction set extensionen
dc.typeTextcs
dc.type.drivermasterThesisen
dc.type.evskpdiplomová prácecs
dcterms.dateAccepted2020-06-17cs
dcterms.modified2020-06-18-08:17:37cs
eprints.affiliatedInstitution.facultyFakulta elektrotechniky a komunikačních technologiícs
sync.item.dbid127425en
sync.item.dbtypeZPen
sync.item.insts2025.03.26 14:25:17en
sync.item.modts2025.01.15 20:30:14en
thesis.disciplineMikroelektronikacs
thesis.grantorVysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. Ústav mikroelektronikycs
thesis.levelInženýrskýcs
thesis.nameIng.cs
Files
Original bundle
Now showing 1 - 3 of 3
Thumbnail Image
Name:
final-thesis.pdf
Size:
1.22 MB
Format:
Adobe Portable Document Format
Description:
final-thesis.pdf
Download
Thumbnail Image
Name:
appendix-1.zip
Size:
72.69 KB
Format:
zip
Description:
appendix-1.zip
Download
Thumbnail Image
Name:
review_127425.html
Size:
6.27 KB
Format:
Hypertext Markup Language
Description:
file review_127425.html
Download
Collections
2020