Implementace mikroprocesoru RISC-V s rozšířením pro bitové manipulace
Loading...
Date
Authors
Chovančíková, Lucie
ORCID
Advisor
Referee
Mark
B
Journal Title
Journal ISSN
Volume Title
Publisher
Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií
Abstract
Diplomová práce se zabývá návrhem procesoru RISC-V rozšířeného o instrukce pro bitové manipulace. V této práci se věnuje pozornost popisu instrukční sady RISC-V a jazyka CodAL, který slouží k popisu instrukčních sad a procesorových architektur. Hlavním cílem práce je implementace modelu s 32-bitovým adresním prostorem, základní instrukční sadou RISC-V a rozšířením pro bitové manipulace na instrukční a RTL úrovni. Výsledné parametry navrženého procesoru jsou změřeny pomocí nástroje Genus Synthesis Solution. Do měření je také zahrnuta využitelnost bitových manipulací na základě pokrytí dekodéru.
This master thesis deals with the design of a RISC-V processor with bit manipulations instruction set extension. In this work, attention is paid to the description of the RISC-V instruction set and the CodAL language, which is used to describe the instruction sets and the processor architectures. The main goal of this work is to implement a model with a 32-bit address space, RISC-V basic instruction set and bit manipulations instruction set. The processor's design have two models, which one is instruction model and second is RTL model. The resulting parameters of the designed processor are measured using a Genus Synthesis Solution tool. The usability of bit manipulations based on decoder coverage is also included in the measurement.
This master thesis deals with the design of a RISC-V processor with bit manipulations instruction set extension. In this work, attention is paid to the description of the RISC-V instruction set and the CodAL language, which is used to describe the instruction sets and the processor architectures. The main goal of this work is to implement a model with a 32-bit address space, RISC-V basic instruction set and bit manipulations instruction set. The processor's design have two models, which one is instruction model and second is RTL model. The resulting parameters of the designed processor are measured using a Genus Synthesis Solution tool. The usability of bit manipulations based on decoder coverage is also included in the measurement.
Description
Citation
CHOVANČÍKOVÁ, L. Implementace mikroprocesoru RISC-V s rozšířením pro bitové manipulace [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2020.
Document type
Document version
Date of access to the full text
Language of document
cs
Study field
Mikroelektronika
Comittee
doc. Ing. Ivan Szendiuch, CSc. (předseda)
doc. Ing. František Urban, CSc. (místopředseda)
Ing. Marek Bohrn, Ph.D. (člen)
doc. Mgr. Zdenka Fohlerová, Ph.D. (člen)
Ing. Vladimír Levek, Ph.D. (člen)
Date of acceptance
2020-06-17
Defence
Studentka představila komisi svou diplomovou práci. Na konci své práce studentka zodpověděla na otázky položené oponentem práce. Komise se dotázala studentky na otázky týkající se její práce, na které studentka se snažila odpovídat i když v několika částech odpověděla. Následovala diskuze s členy komise o práci studentky. Kde se členové komise ptaly na vlastní otázky, hlavně oponent, který byl členem komise.
Dále se člen komise se ptal, co vše je studentky vlastní tvorba, což studentka odpověděla. Dále ještě se místopředseda se zeptal na technologii, jak je strukturovaná, kterou použila, avšak studentka si nebyla jistá.
Result of defence
práce byla úspěšně obhájena
Document licence
Standardní licenční smlouva - přístup k plnému textu bez omezení