Generátor zátěže a kybernetických útoků na platformě FPGA

Simple item page
but.committeedoc. Ing. Jiří Hošek, Ph.D. (předseda) doc. JUDr. Radim Polčák, Ph.D. (místopředseda) Ing. Pavel Šilhavý, Ph.D. (člen) Ing. Tomáš Lieskovan (člen) Ing. Vlastimil Člupek, Ph.D. (člen) Ing. Jiří Prokeš, Ph.D. (člen)cs
but.defenceStudent prezentoval výsledky své práce a komise byla seznámena s posudky. Student obhájil bakalářskou práci s výhradami a odpověděl na otázky členů komise a oponenta: Z jakého důvodu jste si vybral starší čip Spartan-6 místo novějšího Virtex UltraScale+, který je k dispozici na fakultě? Proč jste nenavrhl další typy útoků, které jste komentoval v teoretické části? Přesto že se to po Vás chtělo v zadání? Proč jste neimplementoval návrh na reálné zařízení? Z jakého rozsahu se u UDP porty generují? Jaká je hardwarová náročnost vašeho generátoru? Kolik bude reálně potřeba FPGA hradel?cs
but.jazykslovenština (Slovak)
but.programInformační bezpečnostcs
but.resultpráce byla úspěšně obhájenacs
dc.contributor.advisorLieskovan, Tomášsk
dc.contributor.authorHeriban, Radoslavsk
dc.contributor.refereeSmékal, Davidsk
dc.date.accessioned2019-06-14T10:50:24Z
dc.date.available2019-06-14T10:50:24Z
dc.date.created2019cs
dc.description.abstractPráca je zameraná na problematiku hardvérovo akcelerovaných DoS útokov. Keďže popularita tohto typu útoku narastá, generátor záťaže kybernetických útokov má za účel slúžiť ako testovací nástroj odolnosti siete. Zvoleným hardvérovým médiom je platforma FPGA, ktorá vďaka svojim vlastnostiam predstavuje ideálny kompromis vlastností pre rapídne prototypovanie a vývoj hardvérových návrhov. V práci je použité vývojové prostredie Xilinx ISE a za jazyk popisujúci požadované správanie FPGA bol zvolený VHDL. Z množstva útokov popísaných v tejto práci boli ďalej implementované a simulované dva z nich - UDP a ICMP záplava. V praktickej časti práce sú spomenuté aj problémy ktorým bolo čelené pre vývojárov, ktorý by chceli podobný projekt realizovať.sk
dc.description.abstractThis thesis is focused on the most common and every day more popular threat of DoS attacks. All networks are vulnerable to this kind of attack, and with growing popularity and intensity it shouldn't be underestimated. The goal of this thesis was creating hardware accelerated generator of DoS traffic intented for testing our own networks and identifying the risks. FPGA technology is used for this task, since it has proven to be more effective way of prototyping hardware design then developing ASIC. The language used to describe desired design behavior is VHDL. Designed ICMP and UDP flood attacks are simulated in Xilinx ISE development environment. Description of problems faced before any result was reached is also included for future researchers interested in similar projects.en
dc.description.markDcs
dc.identifier.citationHERIBAN, R. Generátor zátěže a kybernetických útoků na platformě FPGA [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2019.cs
dc.identifier.other118073cs
dc.identifier.urihttp://hdl.handle.net/11012/173556
dc.language.isoskcs
dc.publisherVysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologiícs
dc.rightsStandardní licenční smlouva - přístup k plnému textu bez omezenícs
dc.subjectadresask
dc.subjectASICsk
dc.subjectdatagramsk
dc.subjectDoSsk
dc.subjectFPGAsk
dc.subjectútoksk
dc.subjectgenerátorsk
dc.subjectICMPsk
dc.subjectIPsk
dc.subjectTCP/IPsk
dc.subjectISEsk
dc.subjectpaketsk
dc.subjectportsk
dc.subjectprotokolsk
dc.subjectrámecsk
dc.subjectsieťsk
dc.subjectSpartan6sk
dc.subjectUDPsk
dc.subjectVHDLsk
dc.subjectXilinxsk
dc.subjectaddressen
dc.subjectattacken
dc.subjectASICen
dc.subjectdatagramen
dc.subjectDoSen
dc.subjectFPGAen
dc.subjectframeen
dc.subjectgeneratoren
dc.subjectICMPen
dc.subjectIPen
dc.subjectTCP/IPen
dc.subjectISEen
dc.subjectnetworken
dc.subjectpacketen
dc.subjectporten
dc.subjectprotocolen
dc.subjectSpartan6en
dc.subjectUDPen
dc.subjectVHDLen
dc.subjectXilinxen
dc.titleGenerátor zátěže a kybernetických útoků na platformě FPGAsk
dc.title.alternativeNetwork traffic and cyber attacks generator on the FPGA platformen
dc.typeTextcs
dc.type.driverbachelorThesisen
dc.type.evskpbakalářská prácecs
dcterms.dateAccepted2019-06-12cs
dcterms.modified2019-06-13-09:40:32cs
eprints.affiliatedInstitution.facultyFakulta elektrotechniky a komunikačních technologiícs
sync.item.dbid118073en
sync.item.dbtypeZPen
sync.item.insts2021.11.12 20:59:35en
sync.item.modts2021.11.12 20:10:52en
thesis.disciplineInformační bezpečnostcs
thesis.grantorVysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. Ústav telekomunikacícs
thesis.levelBakalářskýcs
thesis.nameBc.cs
Files
Original bundle
Now showing 1 - 3 of 3
Thumbnail Image
Name:
final-thesis.pdf
Size:
1.06 MB
Format:
Adobe Portable Document Format
Description:
final-thesis.pdf
Download
Thumbnail Image
Name:
appendix-1.zip
Size:
44.68 KB
Format:
zip
Description:
appendix-1.zip
Download
Thumbnail Image
Name:
review_118073.html
Size:
6.1 KB
Format:
Hypertext Markup Language
Description:
review_118073.html
Download
Collections
2019