Generátor zátěže a kybernetických útoků na platformě FPGA
Loading...
Date
Authors
ORCID
Advisor
Referee
Mark
D
Journal Title
Journal ISSN
Volume Title
Publisher
Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií
Abstract
Práca je zameraná na problematiku hardvérovo akcelerovaných DoS útokov. Keďže popularita tohto typu útoku narastá, generátor záťaže kybernetických útokov má za účel slúžiť ako testovací nástroj odolnosti siete. Zvoleným hardvérovým médiom je platforma FPGA, ktorá vďaka svojim vlastnostiam predstavuje ideálny kompromis vlastností pre rapídne prototypovanie a vývoj hardvérových návrhov. V práci je použité vývojové prostredie Xilinx ISE a za jazyk popisujúci požadované správanie FPGA bol zvolený VHDL. Z množstva útokov popísaných v tejto práci boli ďalej implementované a simulované dva z nich - UDP a ICMP záplava. V praktickej časti práce sú spomenuté aj problémy ktorým bolo čelené pre vývojárov, ktorý by chceli podobný projekt realizovať.
This thesis is focused on the most common and every day more popular threat of DoS attacks. All networks are vulnerable to this kind of attack, and with growing popularity and intensity it shouldn't be underestimated. The goal of this thesis was creating hardware accelerated generator of DoS traffic intented for testing our own networks and identifying the risks. FPGA technology is used for this task, since it has proven to be more effective way of prototyping hardware design then developing ASIC. The language used to describe desired design behavior is VHDL. Designed ICMP and UDP flood attacks are simulated in Xilinx ISE development environment. Description of problems faced before any result was reached is also included for future researchers interested in similar projects.
This thesis is focused on the most common and every day more popular threat of DoS attacks. All networks are vulnerable to this kind of attack, and with growing popularity and intensity it shouldn't be underestimated. The goal of this thesis was creating hardware accelerated generator of DoS traffic intented for testing our own networks and identifying the risks. FPGA technology is used for this task, since it has proven to be more effective way of prototyping hardware design then developing ASIC. The language used to describe desired design behavior is VHDL. Designed ICMP and UDP flood attacks are simulated in Xilinx ISE development environment. Description of problems faced before any result was reached is also included for future researchers interested in similar projects.
Description
Citation
HERIBAN, R. Generátor zátěže a kybernetických útoků na platformě FPGA [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2019.
Document type
Document version
Date of access to the full text
Language of document
sk
Study field
Informační bezpečnost
Comittee
doc. Ing. Jiří Hošek, Ph.D. (předseda)
doc. JUDr. Radim Polčák, Ph.D. (místopředseda)
Ing. Pavel Šilhavý, Ph.D. (člen)
Ing. Tomáš Lieskovan (člen)
Ing. Vlastimil Člupek, Ph.D. (člen)
Ing. Jiří Prokeš, Ph.D. (člen)
Date of acceptance
2019-06-12
Defence
Student prezentoval výsledky své práce a komise byla seznámena s posudky. Student obhájil bakalářskou práci s výhradami a odpověděl na otázky členů komise a oponenta:
Z jakého důvodu jste si vybral starší čip Spartan-6 místo novějšího Virtex UltraScale+, který je k dispozici na fakultě?
Proč jste nenavrhl další typy útoků, které jste komentoval v teoretické části? Přesto že se to po Vás chtělo v zadání?
Proč jste neimplementoval návrh na reálné zařízení?
Z jakého rozsahu se u UDP porty generují?
Jaká je hardwarová náročnost vašeho generátoru? Kolik bude reálně potřeba FPGA hradel?
Result of defence
práce byla úspěšně obhájena
Document licence
Standardní licenční smlouva - přístup k plnému textu bez omezení