but.committee	doc. Ing. Ondřej Ryšavý, Ph.D. (předseda) doc. Ing. Peter Chudý, Ph.D., MBA (místopředseda) doc. RNDr. Martin Kovár, Ph.D. (člen) doc. Ing. Petr Matoušek, Ph.D., M.A. (člen) Ing. Václav Šátek, Ph.D. (člen)	cs
but.defence	Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se poté seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm " A ". Otázky u obhajoby: V kapitole 5.2.1 jsou popsány nároky na hašovací funkci. Jaká hašovací funkce byla ve finále použita a jak dobře splňuje uvedené požadavky? V tabulce 7.1 jsou uvedeny zdroje výsledné HW implementace. Pro 16-bitovou variantu je zde uveden enormní nárůst BRAM. Pokud se nejedná pouze o překlep, čím je tento nárůst způsoben? V kapitole 7.1.2 jsou uvedeny garantované propustnosti HW architektury. Jaká by mohla být průměrná propustnost pro pravidla z kapitoly 7.2? V závěru práce je uvedeno, že architektura zaručuje škálovatelnost. Jakým způsobem je tedy možné výpočet škálovat a tak dosáhnout vyšších propustností (10Gb/s, 100Gb/s...)?	cs
but.jazyk	čeština (Czech)
but.program	Informační technologie	cs
but.result	práce byla úspěšně obhájena	cs
dc.contributor.advisor	Matoušek, Denis	cs
dc.contributor.author	Kubiš, Juraj	cs
dc.contributor.referee	Fukač, Tomáš	cs
dc.date.created	2018	cs
dc.description.abstract	Bakalárska práca sa zaoberá možnosťami hardvérovej akcelerácie vyhľadávania regulárnych výrazov. Obsahom práce je analýza už existujúcich hardvérových architektúr a zhodnotenie ich pozitívnych a negatívnych vlastností. Na základe týchto poznatkov je navrhnutá architektúra. Tá je založená na deterministických konečných automatoch s implicitnými prechodmi (D2FA), je implementovaná v jazyku VHDL a je vykonaná jej syntéza. Výsledky syntézy sú analyzované za účelom zistenia celkovej priepustnosti architektúry. Je navrhnuté programové vybavenie na prevod regulárnych výrazov do podoby D2FA a na optimalizovanie tohoto automatu s cieľom minimalizovania pamäťových nárokov. Implementácia je overená a je zhodnotený prínos jednotlivých optimalizačných techník na redukciu pamäťových nárokov.	cs
dc.description.abstract	Bachelor thesis deals with the possibility of hardware acceleration of regular expression matches. The content of the thesis is to analyze existing hardware architectures and evaluate their positive and negative properties. Based on this knowledge, the architecture is designed. It is based on deterministic finite automata with implicit transitions (D2FA), is implemented in VHDL and is synthesized. The synthesis results are analyzed to determine the overall throughput of the architecture. It is designed software to convert regular expressions into a D2FA and to optimize this automaton in order to minimize memory requirements. The implementation is verified and the benefits of individual optimization techniques to reduce memory requirements are evaluated.	en
dc.description.mark	A	cs
dc.identifier.citation	KUBIŠ, J. Hledání regulárních výrazů s využitím technologie FPGA [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2018.	cs
dc.identifier.other	114583	cs
dc.identifier.uri	http://hdl.handle.net/11012/85169
dc.language.iso	cs	cs
dc.publisher	Vysoké učení technické v Brně. Fakulta informačních technologií	cs
dc.rights	Standardní licenční smlouva - přístup k plnému textu bez omezení	cs
dc.subject	regulárne výrazy	cs
dc.subject	konečné automaty	cs
dc.subject	konečné automaty s implicitnými prechodmi	cs
dc.subject	FPGA	cs
dc.subject	FSM	cs
dc.subject	NFA	cs
dc.subject	DFA	cs
dc.subject	D2FA	cs
dc.subject	regular expressions	en
dc.subject	finite automata	en
dc.subject	finite automata with default transitions	en
dc.subject	FPGA	en
dc.subject	FSM	en
dc.subject	NFA	en
dc.subject	DFA	en
dc.subject	D2FA	en
dc.title	Hledání regulárních výrazů s využitím technologie FPGA	cs
dc.title.alternative	Fast Regular Expression Matching Using FPGA	en
dc.type	Text	cs
dc.type.driver	bachelorThesis	en
dc.type.evskp	bakalářská práce	cs
dcterms.dateAccepted	2018-06-12	cs
dcterms.modified	2020-05-10-16:12:59	cs
eprints.affiliatedInstitution.faculty	Fakulta informačních technologií	cs
sync.item.dbid	114583	en
sync.item.dbtype	ZP	en
sync.item.insts	2025.03.18 19:07:40	en
sync.item.modts	2025.01.15 14:18:02	en
thesis.discipline	Informační technologie	cs
thesis.grantor	Vysoké učení technické v Brně. Fakulta informačních technologií. Ústav počítačových systémů	cs
thesis.level	Bakalářský	cs
thesis.name	Bc.	cs

Hledání regulárních výrazů s využitím technologie FPGA

Files

Original bundle

Collections