Vysokorychlostní přenos dat
but.committee | doc. Ing. Jiří Háze, Ph.D. (předseda) doc. Ing. Juraj Marek, Ph.D. (místopředseda) doc. Mgr. Zdenka Fohlerová, Ph.D. (člen) Ing. Marek Bohrn, Ph.D. (člen) doc. Ing. Petr Vyroubal, Ph.D. (člen) Ing. Imrich Gablech, Ph.D. (člen) | cs |
but.defence | Student seznámil státní zkušební komisi s řešením své bakalářské práce. Zodpověděl otázky a připomínky oponenta. Dále odpověděl otázky komise: Případný šum z reálného převodníku se bude přenášet stejně rychle? Jaké se transportní zpoždění od sample v ADC do PC? Systém pracuje na jisté frekvenci. Bude systém spolupracovat se standardizovanými frekvencemi? | cs |
but.jazyk | čeština (Czech) | |
but.program | Mikroelektronika a technologie | cs |
but.result | práce byla úspěšně obhájena | cs |
dc.contributor.advisor | Dvořák, Vojtěch | cs |
dc.contributor.author | Šimík, Jakub | cs |
dc.contributor.referee | Fujcik, Lukáš | cs |
dc.date.created | 2024 | cs |
dc.description.abstract | Práce se zabývá návrhem zařízení pro odesílání dat z rychlého převodníku ADC do počítače přes rozhraní Ethernet s použitím vývojové desky MicroZed 7020 a systémem na čipu Zynq 7000, kterým je tato deska osazena. V práci je nejprve představena tato vývojová deska a Zynq 7000, následuje stručný popis vybraných protokolů a na základě teoretického rozboru je poté proveden návrh architektury řešení. Další část práce se poté zabývá implementací zařízení v programovatelné logice a softwaru pro procesorový systém dle tohoto návrhu. Závěr práce se věnuje ověřování správné funkce jednotlivých částí zařízení. | cs |
dc.description.abstract | This work deals with the design of a device for sending data from a fast ADC converter to a computer via an Ethernet interface using the MicroZed 7020 development board and the Zynq 7000 system on chip that this board is equipped with. This development board and the Zynq 7000 are first presented in the work, followed by a brief description of the selected protocols, and based on a theoretical analysis, the design of the solution architecture is then carried out. The next part of the work then deals with the implementation of the device in programmable logic and software for the processing system according to the design architecture. The conclusion of the work is dedicated to verifying the correct function of individual parts of the device. | en |
dc.description.mark | A | cs |
dc.identifier.citation | ŠIMÍK, J. Vysokorychlostní přenos dat [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2024. | cs |
dc.identifier.other | 160225 | cs |
dc.identifier.uri | http://hdl.handle.net/11012/247433 | |
dc.language.iso | cs | cs |
dc.publisher | Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií | cs |
dc.rights | Standardní licenční smlouva - přístup k plnému textu bez omezení | cs |
dc.subject | FPGA | cs |
dc.subject | Zynq 7000 | cs |
dc.subject | Gigabit Ethernet Controller | cs |
dc.subject | Generic Interrupt Controller | cs |
dc.subject | BRAM | cs |
dc.subject | FPGA | en |
dc.subject | Zynq 7000 | en |
dc.subject | Gigabit Ethernet Controller | en |
dc.subject | Generic Interrupt Controller | en |
dc.subject | BRAM | en |
dc.title | Vysokorychlostní přenos dat | cs |
dc.title.alternative | High-speed data transfer | en |
dc.type | Text | cs |
dc.type.driver | bachelorThesis | en |
dc.type.evskp | bakalářská práce | cs |
dcterms.dateAccepted | 2024-06-12 | cs |
dcterms.modified | 2024-06-13-08:56:40 | cs |
eprints.affiliatedInstitution.faculty | Fakulta elektrotechniky a komunikačních technologií | cs |
sync.item.dbid | 160225 | en |
sync.item.dbtype | ZP | en |
sync.item.insts | 2025.03.17 17:22:48 | en |
sync.item.modts | 2025.01.17 13:49:11 | en |
thesis.discipline | bez specializace | cs |
thesis.grantor | Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. Ústav mikroelektroniky | cs |
thesis.level | Bakalářský | cs |
thesis.name | Bc. | cs |
Files
Original bundle
1 - 3 of 3
Loading...
- Name:
- final-thesis.pdf
- Size:
- 4.18 MB
- Format:
- Adobe Portable Document Format
- Description:
- file final-thesis.pdf
Loading...
- Name:
- appendix-1.zip
- Size:
- 752.72 KB
- Format:
- Unknown data format
- Description:
- file appendix-1.zip
Loading...
- Name:
- review_160225.html
- Size:
- 6.72 KB
- Format:
- Hypertext Markup Language
- Description:
- file review_160225.html