Prostředí pro verifikaci digitálních filtrů
| but.committee | prof. Ing. Radimír Vrba, CSc. (předseda) prof. Ing. Dalibor Biolek, CSc. (místopředseda) doc. Ing. Arnošt Bajer, CSc. (člen) doc. Ing. Jan Pekárek, Ph.D. (člen) Ing. Martin Šťáva, Ph.D. (člen) | cs |
| but.defence | 1. Proč byly zvoleny jako body pokrytí intervaly hodnot vstupních a výstupních dat? Byly uvažovány i nějaké jiné body pokrytí? 2. Co by bylo třeba udělat pro dosažení 100% pokrytí kódu? | cs |
| but.jazyk | čeština (Czech) | |
| but.program | Elektrotechnika, elektronika, komunikační a řídicí technika | cs |
| but.result | práce byla úspěšně obhájena | cs |
| dc.contributor.advisor | Pristach, Marián | cs |
| dc.contributor.author | Tesařík, Jan | cs |
| dc.contributor.referee | Dvořák, Vojtěch | cs |
| dc.date.created | 2016 | cs |
| dc.description.abstract | Diplomová práce se zabývá návrhem verifikačního prostředí pro analýzu systémů s digitálními filtry. Verifikační prostředí je napsáno v jazyce SystemVerilog a je generováno programem, který také obstarává generování vstupních dat pro systém filtrů. Pro získání referenčních dat je využito programového prostředí Matlab. Simulace navrženého zapojení s digitálními filtry probíhá v programu ModelSim. Hlavním sledovaným parametrem je funkční pokrytí, které udává jak velká část HDL popisu byla otestována. | cs |
| dc.description.abstract | Diploma thesis deals with design of verification environment for analyzing systems with digital filters. Verification environment is written in SystemVerilog language and it is generated by program, which is also providing generation of input data for system of filters. Matlab environment is used for gaining the reference data. The simulation of the designed involvement with digital filters is performed by program ModelSim. The most watched parameter is functional coverage which indicates how big part of the HDL description has been tested. | en |
| dc.description.mark | C | cs |
| dc.identifier.citation | TESAŘÍK, J. Prostředí pro verifikaci digitálních filtrů [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2016. | cs |
| dc.identifier.other | 94024 | cs |
| dc.identifier.uri | http://hdl.handle.net/11012/59964 | |
| dc.language.iso | cs | cs |
| dc.publisher | Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií | cs |
| dc.rights | Standardní licenční smlouva - přístup k plnému textu bez omezení | cs |
| dc.subject | filtr | cs |
| dc.subject | FIR | cs |
| dc.subject | CIC | cs |
| dc.subject | IIR | cs |
| dc.subject | verifikace | cs |
| dc.subject | SystemVerilog | cs |
| dc.subject | filter | en |
| dc.subject | FIR | en |
| dc.subject | CIC | en |
| dc.subject | IIR | en |
| dc.subject | verification | en |
| dc.subject | SystemVerilog | en |
| dc.title | Prostředí pro verifikaci digitálních filtrů | cs |
| dc.title.alternative | Software for digital filter verification | en |
| dc.type | Text | cs |
| dc.type.driver | masterThesis | en |
| dc.type.evskp | diplomová práce | cs |
| dcterms.dateAccepted | 2016-06-08 | cs |
| dcterms.modified | 2016-06-10-12:57:43 | cs |
| eprints.affiliatedInstitution.faculty | Fakulta elektrotechniky a komunikačních technologií | cs |
| sync.item.dbid | 94024 | en |
| sync.item.dbtype | ZP | en |
| sync.item.insts | 2025.03.26 13:25:31 | en |
| sync.item.modts | 2025.01.15 13:15:39 | en |
| thesis.discipline | Mikroelektronika | cs |
| thesis.grantor | Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. Ústav mikroelektroniky | cs |
| thesis.level | Inženýrský | cs |
| thesis.name | Ing. | cs |