Verifikace funkčních bloků pro FPGA

Simple item page
but.committeeprof. Ing. Zdeněk Smékal, CSc. (předseda) prof. Ing. Ivan Baroňák, Ph.D. (místopředseda) Ing. Rudolf Procházka (člen) Ing. Pavel Bezpalec, Ph.D. (člen) Ing. Petr Ilgner (člen) Ing. Martin Štůsek, Ph.D. (člen) Ing. Antonín Bohačík (člen)cs
but.defenceStudent prezentoval výsledky své práce a komise byla seznámena s posudky a odpověděl na otázky členů komise a oponenta. Student obhájil diplomovou práci. Otázky: V práci je uvedena průměrná latence verifikace 43,12 ns. Jaká je kritická hodnota pro správnou funkčnost verifikace a proč?cs
but.jazykčeština (Czech)
but.programTelekomunikační a informační technikacs
but.resultpráce byla úspěšně obhájenacs
dc.contributor.advisorJedlička, Petrcs
dc.contributor.authorKříž, Danielcs
dc.contributor.refereeSmékal, Davidcs
dc.date.created2022cs
dc.description.abstractTato diplomová práce je věnována problematice verifikací funkčních bloků pro FPGA. V teoretické části práce je popsán koncept verifikace, verifikačních metodologií, které poskytují potřebné nástroje pro otestování daného návrhu, a na závěr je diskutovaná problematika Ethernetu a jeho odlišnosti oproti nízkolatenční variantě. Cílem praktické části diplomové práce je na základě získaných teoretických znalostí a vybrané verifikační metodologie sestrojit verifikační prostředí, provést důkladnou verifikaci nízkolatenční fyzické vrstvy Ethernetu a na závěr realizovat měření latence a propustnosti tohoto obvodu.cs
dc.description.abstractThis master thesis is devoted to the issue of verification of function blocks for FPGA. The teoritical part of thesis describes the concept of verification, verification methodologies that provide the necessary tools for testing the design, and finally discusses the issue of Ethernet and its differences from the low-latency variant. The aim of the practical part of the master thesis is based on the acquired theoretical knowledge and selected verification methodology to build a verification environment, perform a thorough verification of the low-latency physical layer of Ethernet and finally measure the latency and throughput of this circuit.en
dc.description.markAcs
dc.identifier.citationKŘÍŽ, D. Verifikace funkčních bloků pro FPGA [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2022.cs
dc.identifier.other142147cs
dc.identifier.urihttp://hdl.handle.net/11012/204803
dc.language.isocscs
dc.publisherVysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologiícs
dc.rightsStandardní licenční smlouva - přístup k plnému textu bez omezenícs
dc.subjectEthernetcs
dc.subjectVerifikacecs
dc.subjectUVMcs
dc.subjectSystemVerilogcs
dc.subjectSVAcs
dc.subjectEtherneten
dc.subjectVerificationen
dc.subjectUVMen
dc.subjectSystemVerilogen
dc.subjectSVAen
dc.titleVerifikace funkčních bloků pro FPGAcs
dc.title.alternativeVerification of Function Blocks for FPGAen
dc.typeTextcs
dc.type.drivermasterThesisen
dc.type.evskpdiplomová prácecs
dcterms.dateAccepted2022-06-07cs
dcterms.modified2024-05-17-12:54:13cs
eprints.affiliatedInstitution.facultyFakulta elektrotechniky a komunikačních technologiícs
sync.item.dbid142147en
sync.item.dbtypeZPen
sync.item.insts2025.03.26 14:30:14en
sync.item.modts2025.01.15 20:43:49en
thesis.disciplinebez specializacecs
thesis.grantorVysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. Ústav telekomunikacícs
thesis.levelInženýrskýcs
thesis.nameIng.cs
Files
Original bundle
Now showing 1 - 3 of 3
Thumbnail Image
Name:
final-thesis.pdf
Size:
4.7 MB
Format:
Adobe Portable Document Format
Description:
final-thesis.pdf
Download
Thumbnail Image
Name:
appendix-1.zip
Size:
257.32 KB
Format:
zip
Description:
appendix-1.zip
Download
Thumbnail Image
Name:
review_142147.html
Size:
4.96 KB
Format:
Hypertext Markup Language
Description:
file review_142147.html
Download
Collections
2022