Optimalizace procesu kontaktování CMOS čipů pro vyšší proudové zatížení

Abstract

Práce se zabývá výzkumem kontaktování polovodičových čipů se zaměřením na vyšší proudy až do 10A. Podrobně je rozebrána problematika drátkového propojení čipů (wirebonding). První část práce se věnuje modelování a simulaci v pomocném programu ANSYS, zejména v oblasti termomechanického namáhání a proudové hustoty pro zkoumané vzorky. Výsledkem je rozložení pnutí pro jednotlivé druhy připojení a rozložení hustoty proudu. Experimentální část zkoumá přechodový odpor, elektromigraci a teplotní děje na spojení drátku a čipu. Pro měření je použit regulovaný proudový zdroj 0-10A s možností 4-bodového měření se vzorkovací frekvencí až 1,5MHz.This work deals with silicon chip interconnection with a view to high current up to 10A. A wire bonding method is used for interconnection. The first part of investigation is focused on the modeling and simulation by the help of program ANSYS. Thermo mechanical stressing and current density is important parts of this research. Stress and current density distribution are results of the first part. The experimental part describes transition resistance, electro migration and thermal process in the connection of wire and chip pad. A controlled current source (0 – 10A) is used for measurement. The current source makes it possible to 4-point method measurement with sampling rate 1,5MHz.